成长2.5 d,扇出检验问题

作为先进的包装进入主流,包装房屋和设备制造商正逐步努力解决持续的计量和检验问题。扇出的目标是降低成本,2.5 d和3 d-ic,连同其他一些包装变体一致的收益通常与摩尔定律。

许多这些技术已经经过了十多年的发展,但大部分的时间都是花在研究这些方法的可行性和如何供应链的各个部分需要合并。直到两年前,先进的包装被视为只是几个可能的选项,大多数芯片制造商之一。商业版本的这些包为主流应用程序才开始出现在过去一年左右的时间对高端网络。iPhone 7,这是基于一个wafer-level扇出,只是介绍了去年9月。和一些芯片制造商说,他们仍在观望的影响EUV在最先进的开发soc的成本节点28 nm后再决定下一步要做什么。

不过,有许多优势,先进的包装和填鸭式的一切在一个死。

•先进的包装可以提高吞吐量之间的逻辑,内存和I / O,因为互联。可以显著地提高性能,减少RC延迟。
•通过桥接两个或两个以上的芯片,信号可能是旅行的距离小于在一个死。
•可以减少争用资源使用多个芯片在一个包中,因此可以路由拥塞。
•更小的芯片的产量高于很大,soc集成。

但互联的成本,新奇的包装流程,和结果的不确定性仍然给先进的芯片制造商暂停之前包装。

“计量和检测解决方案是相当足够,虽然较低拥有成本仍然是非常必要的,”说Pandi Chelvam Marimuthu,高级主管新科金朋技术部门。“然而,作为技术推动进一步的信封,当然新的计量/检验工具需要这些包装技术,。3 d与非是处理特征尺寸细的几个数量级(平面),和层数明显高于在包装世界。因此,挑战要复杂得多。”

没有单一的工具或方法,能解决所有这些问题。“我们当然需要新设备和方法迎接挑战在不久的将来,“Marimuthu说。“这可能是在照明等多方面技术,图像捕捉和处理得到更好的信号噪声识别缺陷。缺陷检查制造业一直是一个巨大的负担。创新是非常需要得到突破。”

并不缺钱和精力在抛出这个问题。但到目前为止,结论是只有这么多的可以自动检查和计量。因此,节约成本将不得不来自不同的地方。

“你不想错过一个问题,因为你没有看到它,所以我们已经收紧了最后的测试设备,”欧李说,资深的工程总监日月光半导体。“我们测试的功能,有时我们退一个图像和发送图像数字处理找出什么样的粒子是在设备上。如果你自动化,那么你将要错过它。另一个问题是当你有一个大的生产线,因为你无法做一个彻底的检查。第三个问题涉及供应链协作。我们看到很多的参数,因为我们看到很多芯片晶圆厂和很多来自不同供应商的组件。如果你不做一个全面的检查,你可以有一个质量和产量的问题,然后很难认为这是谁的错。所以,从不同层次和不同角度,需要更好的检验和更高的标准,检验方法。”

只是找到缺陷和其他潜在的问题可能是一个挑战,。“从纯数量检验的角度来看,过去你可以通过使用一个30倍显微镜,”李说。“不工作了。你需要一个300 x范围甚至是基本的东西。你必须定义照明和程序。即使是传统的手工方法有更高的标准。维或小功能检查,你能够使用显微镜检查弯曲维度。这是不够的了。现在我们使用自动光学检查,或AOI、内联或最终检验比例。这台机器可以告诉我们如果有几微米粒子,缺陷,变色,或维抵消。”

图1:铜柱尺寸减小,使微细基本和检验和计量更加困难。来源:日月光半导体

薄…有时要好
所有这些增加了先进的包装的总体成本。有许多方法来处理这个问题。一个是薄的芯片方案。这就像摩尔定律应用到三维空间,因为你不保存在2 d区域可以通过减少晶片保存。

但薄添加了一个新的问题,因为薄硅片翘曲,开裂、损伤包装操作。他们也可以毁灭的野蛮装卸检查和计量。

”处理和检查的翘曲提出了重大挑战,因为它需要系统维护重点需要亚微米敏感性,”Gurvinder辛格说,检验产品管理总监鲁道夫技术。”,但作为传统的经济比例变得困难和昂贵,扩展包将推动新一代设备的性能。客户降低沥青铜柱,以及减少了RDL(再分配层)线和空间。维度的完整性(叠加,RDL计量,凹凸高度)成为一个关键的挑战这些设备的性能和集成2.5 d和3 d包。这收缩也会导致一个巨大的挑战与清洗掉残留在这些tighter-pitch应用程序。残留在许多情况下是微弱的或透明的传统照明技术,所以它不是很容易探测。影响性能或导致失败的包。”

所有的公司在这个领域工作报告类似的问题,作为一个整体。然而,这些问题不一定是相同的从一个客户到另一个,或者从一个包装设计。

“缺陷可以体现在很多方面,”说统计Marimuthu。“这可能是一个残留的问题,导致接触电阻高,破碎RDL金属层,2 RDL之间的短,也可以是一个空白。而开放/短可以被电测试,减少导体线之间的空间可能会非常棘手。它可能导致泄漏的问题或潜在的与电迁移可靠性问题最终使用时应用程序。这种“逃亡者”是检验和计量工具的挑战。”

解决这些问题并不是一致的。即使在一个特定的包装方法,如扇出wafer-level包装,包装的房屋和铸造厂经常使用类似的技术不同。

“扇出wafer-level包装,你需要测量块化合物,厚度,RDL和堆层,“Gilles Fresquet说UnitySC首席执行官FOGALE纳米技术的全资子公司。“过程控制的要求深化,这直接影响你今天提供。过程控制工具是相似的,但它们不一定在同一配置。一个铸造可能有晶片控制模塑料的厚度在1微米范围内,而用另一种方法可能是在10微米的范围内。”

Fresquet指出,新提名的工具进入市场在未来将能够工作在纳米级别,这些设备将起到至关重要的作用,包括纳米线。“使用光学,可以到达埃水平在Z轴,”他说。“但还是很难去不到纳米级别的X和Y轴。你需要减少波长和提高横向分辨率,这是很困难的。和使用光学在纳米级别的唯一方法是与建模。现在,重点是2微米RDL,与5/10/20µm microbumping。”

图2:TSV深度映射。来源:UnitySC。

甚至有不同的口味,因为更多的层可以被添加到一个包中。

“根据扇出的味道,有不同的挑战,”Stephen Hiebert说道,说高级营销主任KLA-Tencor。“2微米线/空间发展chip-first和RDL-first。但是如果你有两个或两个以上的芯片在同一包中,你有更多的再分配层。现在的趋势是更小的尺寸和更大的包和更多的金属层。这一切难以实现高产的方向移动,因为关键缺陷变小和密度的增加,产量会下降。”

Hiebert说道指出,最初的扇出和嵌入式wafer-level球阵列(eWLB)需要更少的步骤。“缺陷密度的过程更加宽容。但是当你得到更多的复杂性,可接受的收益率每层允许更少的缺陷。”

重叠检查和计量
不像一个SoC,检查和测量是两个非常不同的步骤,行往往模糊在先进的包装,因为这些步骤相互依存。一个错误的几个纳米可以改变包中的芯片的特点,例如。

“我们看到的变换检测技术从传统的包装以知识为基础的先进的系统方案、“ASE的李说。“计量和检验开始重叠,因为小型化。当设备越来越小了,所有的功能的关键检验方法不能使用老旧设备和方法。”

总协定这一点。“旧范式的一个单一的学科不再有效发展,不断创新的世界先进的包装,”鲁道夫的辛格说。“数据是理解的关键因素的影响,这些解决方案的集成制造和包装。扇出面板水平包装(FO-PLP)是一个很好的例子,你看到这些不同的系统集成和解决方案。FOPLP需要重点检查和计量的步骤,包括切口控制,模具移测量、校正模位置系统和喂养期待光刻系统,覆盖和临界尺寸测量,聚酰亚胺/光致抗蚀剂或金属残留检测、RDL缺陷(打开/短/尼克)检测、再分配层计量(宽度、高度),凹凸高度和co-planarity。”

最重要的是结合这两个步骤可以带来成本优势,无论是更快的产生时间和更快的识别缺陷。

“检验一直是一个主要成本加法器和尺度的掩模层,“统计”Marimuthu说。“包装解决方案的未来需要更多的面具来实现更高层次的集成,依赖检查只会上升。自100%检查是必要的,以确保质量和可靠性,包装房子不能跳过检查关键层。聪明,需要创新的解决方案来降低检验成本。为了压低成本,我们远离大型圆形格式,矩形面板格式。检查/计量解决方案低拥有成本是非常重要的在这个驱动器。

端到端的成本问题
不过,包装需要一个不同的方式看问题比一个芯片上。有更多的组件供应商,和更多的步骤这些设备的损坏。

“这是一种心态的变化,”尼克莱德斯莉娜说,在KLA-Tencor副总裁和总经理。“如果你先做芯片和芯片,你需要非常高的信心。你当然需要一个系统,能够专注于个人死亡。无论是厚或薄,如果是自动对焦,而不是可调,你不能充分检查的东西。您还需要能够取出弯曲”。

这是说起来容易做起来难,特别是在芯片内包变得越来越薄,互连密度增加。

“高密度互连是推动包装技术的设计和过程控制要求超出了当前的标准实现,”辛格说。”维度的重新分配层,在矽通过和其他组件已达到所需的尺寸在亚微米灵敏度可靠的缺陷检测。这个行业已经有驱动5µm RDL L / S,与许多客户执行路线图进一步推动这一到2µm L / S到2017年底。常规检验和计量技术用于传统包装世界遇到限制要求需要新方法新解决方案或转移一些前端解决方案先进包装领域符合成本效益的方式。”

一个错误的成本上升,。

“客户提交多个已知的这些包的好死(KGD)包的成品率损失成本是相当高的,”他说。“因此,新的过程控制步骤添加了更严格的公差。这是一个很好的例子看到后的切口控制检查。客户要求一个闭环系统,记录的条件帽子在发现过程中,相关检验(死凿和开裂)和计量(切口利润率和抵消)。能够使用数据预测系统问题和停止系统,以防止任何进一步的产量损失的一个例子是客户已经适应他们的生产流程。”

结论
经过超过五年的收缩功能,供应链的方方面面和过程已经调整为开发芯片在一个死。添加多个芯片到一个包可以大大提高速度,降低电力和消除的一些问题正在放缓迁移到下一个流程节点,但这需要时间来添加的各种效率和达到芯片制造商所期望的可预见的收益。

“今天没有标准先进的包装、“UnitySC的Fresquet说。“但要求过程控制是深化。”

这很难提出了一个屏障,以防止芯片制造商利用先进的包装所带来的好处,但它确实意味着有显著改善的空间在这个过程中,从这两个方法和巨大的成本节约。

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