等待Chiplet接口

没有相关的许多成功故事chiplets今天一个非常简单的原因很少有标准接口定义了如何连接。

事实上,使用它们的唯一方法是控制双方的接口与一个专用接口和协议。的定义是一个例外HBM2,使大量的第三方DRAM被连接到一个逻辑设备高带宽和功率显著低于到连接。

Chiplets将使一个ASIC分区为多个模具,然后相互联系在一起在一个包一个集成的系统。,死的时候是一个预先包装好的函数由一个公司设计和建造,如USB控制器内存块或计算集群,并作为一个物理死卖给多个其他公司,它被称为chiplet。这非常类似于印刷电路板的方式(印刷电路板今天)是设计和建造,只有一切都发生在一个包中。当所有的死亡是由同一家公司设计和建造和修改都可以死,被称为三维设计。

没有标准,市场将无法实现。“你必须拥有必要的行业标准之间的连接chiplet SoC,”休Durdan说,副总裁战略和产品eSilicon。“除非有一个标准,你将永远不会拥有必要的之间的互操作性是什么可用chiplets和人们想要的SoC。HBM是一个很好的例子,一个到于接口和非常成功。”

将这些接口是什么样子的呢?“他们坐在董事会和on-die接口之间的某个地方,“Bapi Vinnakota说Netronome硅建筑项目管理主管,开放领域特定的架构(ODSA)子项目领导开放计算项目((OCP)。“董事会接口的一些特点,如它必须有一个机制来传输大量的数据,但需要低延迟像是on-die接口。接口是一个混合的工作在董事会层面和工作在死的水平。”

选择接口
有一些先例chiplet模型。迈威尔公司2015年推出了模块化芯片(麻吉)架构,这是基于chiplet模型Kandou总线内部接口,它一直在使用这种方法对自己的产品。

“我们遇到的第一个问题是选择interface-what是最好的IP运行inter-chip沟通,“说Yaniv Kopelman,网络在Marvell首席技术官。“我们想要运行在一个有机底物,而不是一个插入器或一个信息(台积电的综合扇出)类型的包,因为我们不想让一个高成本的包,我们不想被绑定到一个单一的供应商。第二个问题是体系结构。与chiplets,你必须把IP在中间。问题是削减和如何开发架构,以便你可以切换cpu当你想要的。,你必须看看组件的延时和照顾的逻辑实现。第三个挑战是让这一切进入生产。很容易构建IP在一个演示工作,但这是一个很长的路从那里适于生产的东西。”

今天,现有接口,通常定义为其他目的,而专门使用新接口形成。圣人丘格,高级产品管理组负责人节奏IP组提供了一些例子。“有行动的光学网络互连论坛(OIF)chiplets和电平委员会。还有像英特尔这样的公司,拥有先进的接口总线(AIB)和英特尔提供规范开放。”

OIF项目旨在使intra-package互联光学引擎,或死之间,高通量密度和低的归一化功率达到50 mm。新cei - 112 g - xsr(额外的短达到)项目也旨在支持的混合技术,特别是CMOS-to-SiGe通常用于构建光学引擎。System-in-package(SIP)设计导致需求支持多达50 mm长度跟踪多个芯片之间的有机基质。

英特尔的爱尔兰联合银行是一个die-to-die PHY层标准,使模块化系统设计方法与chiplet图书馆知识产权(IP)块。

“爱尔兰联合银行使用时钟转发并行数据传输机制类似于DDR内存接口,“丘格解释道。“这是过程和包装技术不可知论者,可以利用英特尔嵌入式Multi-Die互连桥(EMIB)或台积电的CoWoS(例如芯片晶片衬底上)。”

英特尔现在提供爱尔兰联合银行接口chiplets免版税许可证,使广泛的生态系统,设计方法或服务提供商,厂、包装、和系统供应商。

这些标准可能使市场出现。“英特尔有很大的杠杆,因此,爱尔兰联合银行是一个明确的初始赢家,”米克·波斯纳说,产品营销主管DesignWare IP子系统Synopsys对此。但是战斗还没有结束。如果你深入爱尔兰联合银行或其他接口,提出他们在不同领域各有弱点,它性能或功能。爱尔兰联合银行,今天,指定性能的局限性,可以很容易地解决在未来的一代。你可能对时间敏感的数据,将需要额外的性能和低延迟。没有明确的赢家。”

每个都有自己的优势。“OIF chiplets的衍生品,他们称之为XSR-extra短,“丘格补充道。“目标死死亡或在一个包到互连。所以,产业发展与标准化的IP。我不认为今天我们有最好的解决方案,因为它是第一次的努力,但这是一个正确的方向移动。标准并不总是最好的,但你必须采取第一步。”

的好处,对显著减少上市时间,降低开发成本。“我们的顾客有时可能想ASIC解合并成一个SiP与其他组件在一个包中,然后有选择的可靠性资格覆盖在单独一个包中所有组件和有资格,”奥利维亚斯莱特说,操作和物流经理Adesto技术。“取决于SiP正在开发,这能让资格和最终测试解决方案不那么复杂。”

性能
几个组织正在试图定义这些新的接口,包括一个美国国防部高级研究计划局项目叫做常见的异构集成和IP重用策略(芯片)。美国国防部高级研究计划局定义性能目标空间如图1所示。

图1所示。标准接口。资料来源:美国国防部高级研究计划局

性能需求受制于物理元素的关键。“发送数据时,这两个标准的人寻找的是功率效率和带宽,“丘格解释道。“从死亡的边缘,什么是最大的数据,您可以发送没有浪费面积。这是海滨,必有一死的边缘上的多数据每毫米。我可以转移效率是人们衡量权力方面pJ /。消耗多少电力发送每一位的数据从一个死。”

“跟踪数量品质因数(FOM),“Vinnakota补充道。“只要你把电线之间死去,你面对一个海滨的问题。你必须得到一个芯片把这些电线从芯片的边缘,你会燃烧垫。FOM的边缘线密度(1 tb /毫米),然后需要多少焦耳此举数据。因此,密度给的FOM /能量。这是一个神奇的数字。”

多层
Chiplet接口,像任何其他类型的界面往往是多层次的,物理,链接,运输和其他层,为了确保强劲的通信。ODSA发表了一个图表显示的一些层可能需要考虑如图2所示。

图2所示。接口为chiplets堆栈。来源:开放领域特定的体系结构组的开放计算项目

物理层
物理层基本上可以并行或串行。“连环的优势是,你通常得到更少的电线但成本大于设计复杂性,“Vinnakota解释道。“平行通常以较低的速度运作。”

但比这更复杂的选择。“并行接口的优势,比如爱尔兰联合银行,是它有非常低的延迟,非常低的权力和地区它检查所有的盒子从架构的角度来看,“Durdan说。的主要缺点是,它需要一个硅插入器或一些包装这样的技术,增加了大量成本。一个串行接口的缺点是,对于某些应用程序,你不能容忍延迟与并行转换器”。

并行转换器,在这个应用程序中,可能会更简单和更快的比到解决方案。“我看到人们试图使用并行转换器连接,但小得多,低功率实现,利用这一事实,你只是在很短的渠道沟通,“Durdan说。“那些都是多个芯片在同一包中,而不是在董事会或底板。”

爱尔兰联合银行是一个并行接口,包括bunch-of-wires 1或2 GHz。“爱尔兰联合银行2000电线和几乎授权使用硅插入器或桥,“Vinnakota补充道。“如果你是一个小公司,你可能无法负担得起一个插入器。相反,您可能希望一个产品建立在有机基质,这意味着你想要用更少的连接技术。插入器的线密度可能是许多倍线密度的有机基质。”

时钟是一个主要区别这两个接口类型。与并行接口”,你需要做的事情像时钟转发,“丘格说。“串并收发器时钟和数据合并在一起。数据的并行性是通过两个设备维护和时钟转发保持理智的时钟驱动程序在两个设备之间。它使其模块化设计,你可以认为假设,“如果你有一个死亡和datapath公司的死,你只是在datapath公司模具切成两块。“现在你有两个芯片和你要他们重新缝合到一起在同一个包和并行datapath公司加入了这个IP。”

datapath公司以外的还有其他因素。“你需要考虑综合自测、一个集成的1149边界扫描机制达到死时被埋在一个包中,所以它不仅仅是数据传输接口,“Vinnakota警告说。

其他问题也尚不清楚。“有一些争论在chiplets ESD保护的必要性,”约翰·弗格森说营销总监Calibre刚果民主共和国导师,西门子业务。“一旦你在这一点上,他们将被打包封装,所以没有人体互动的机会。他们中的一些人消失,但还有其他电器的影响,可能会变得更加困难。很难说。有联盟调查,大多数人都想出最佳实践。”

作为PCIe出现在PHY ODSA列表,如图2所示,因为它已经被大量的产品支持。它被视为一个快速的方法把芯片作为PCIe界面变成chiplets没有修改。

“大多数芯片在服务器和高端设备已经作为PCIe界面,”库尔特·舒勒说,负责营销的副总裁Arteris IP。“别人不但是许多长期更喜欢一些较轻的重量。当你添加更多的即插即用功能,与作为PCIe哪个,你添加复杂性堆栈。所以你从底层接口一个健壮的硬件软件标准。”

超出了体育
体育标准的出现是不够的。不允许这样的分离功能。”有很多的精力放在PHY层用于将chiplets联系在一起,但让他们工作作为一个产品你需要一个建筑界面,“Vinnakota解释道。“ODSA想让开放接口开放PHY层之上。”

如果你有chiplets的集合,你想让他们一起工作就像一个芯片。“一起工作的定义应该存在某种语义等软件上运行任何一个模块认为所有的组件是一个逻辑整体,“Vinnakota补充道。“chiplets可以效仿I / O之间的接口语义或内存语义。我们认为正确的答案是语义记忆。在顶部有三种类型的内存运动。一个是一个连贯的数据移动。状态是共享所有处理元素。其次,你需要非相干性的数据移动,因为一致性是昂贵的特别是当你想要的区域一致性增大。你要么付出代价的时钟速度或价格方面的延迟达到一致性。也许你有一个统一的内存空间,但它是由程序员来管理非相干性的记忆。”

相干软件简单补充道。“我们的想法是能够设计这些假设CCIX连接,并能连接到任何其他CCIX接口芯片,”舒勒说。“仍然有问题。整个系统架构的上下文和内存层次结构在这两个芯片还需要考虑设计时开始。在未来,也许这不是必需的。但如果你看一下规范,它仍然是一个很低级的接口。穿过有一些交易,但你仍然要做很多假设另chiplet是如何工作。有不同程度的CCIX连接可以使用,当你到达更高更多的照顾。的梦想是CCIX连接在两个芯片。钩起来身体在死亡或董事会和作品。 That is not true today.”

然而,要想成功,这需要一个系统级的解决方案。“你永远不会远离有人要看完整的系统,”舒勒说。“你要做的是把多个处理元素,每个需要访问内存,并在它们之间需要一个共同的观点。它不仅仅是连接级别,但总体架构的芯片。也许架构指导方针必须创造了需要连接在它的芯片是符合这种即插即用标准。即使从软件方面,可能需要有标准,解释你是如何将这些类型的芯片进行沟通。”

传送信息
在短期内,一些信息可能已经被转移旧的方式。“今天与IP,得到信息,指定时间,力量,你会开始有更多当你谈论死亡,因为他们是在不同的流程和不同金属栈和厚度,”弗格森说。”的地方,所有的这些细节需要定义所以他们知道如何把它们放在一起。”

新车型也可能是必需的。“这将是不同的一件事是他们想要一个模型,也许在不同的抽象级别的不同部分其他chiplets结合自己的并能满足性能要求,系统的处理能力和其他方面,“舒勒说。“烙晶体管的角度看,然后也有物理连接的影响。会有分享的不仅仅是一个数据表。这是我包的模型,你甚至可能需要一些预售。”

和IP供应商可能需要开发新的技能。“纯IP球员一直用这个,因为他们没有一点技能设计芯片或包,“Durdan说。“最大的区别到互连和die-to-die互连与其他IP是包装是一个整体的解决方案。”

结论
鸡和蛋的问题是慢慢得到解决。标准应对市场,但市场不会开发没有必要的标准。

专有接口工作的皱纹如何连接chiplets他们正在慢慢进入更加开放的论坛。董事会层面的标准也提供一个快速路径,即使他们最终可能是昂贵的解决方案。

是不可能确切地知道什么级别的即插即用适合这个市场。但即使这些问题被解决,一些公司将永远不会回到整体解决方案。

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