对系统级测试

推动更复杂的集成芯片,先进的包装,为新的应用程序将使用这些芯片测试世界颠倒。

大多数人认为测试单个操作期间执行的制造。实际上它是一个单独的业务组合,和所需的测试数量增长作为设计变得更加异构和它们用于汽车和工业市场等市场芯片预计将持续10到20年。事实上,进一步测试是被推到早期设计周期,以便测试策略可以定义和构建到流。测试也成为不可分割的一部分post-manufacturing分析作为一种提高产量和可靠性,不仅在芯片内,但在整个系统中,使用芯片和其他芯片。

在“测试”的旗帜下是结构性的,交通和功能测试,以及内建自测不断监控组件。问题是,并非所有的结果是一致的,这就是为什么越来越多的关注在系统级测试。

“从系统的角度,重点是交通测试,”佐伊康罗伊说,测试策略领导思科。“只是把一个传感器放在角落里的死没有任何措施。你需要把它放在中间的一个热点。面临的挑战是理解,这是因为热点发现在吃不同交通测试期间发现的热点。您还需要了解如何使用内存功能模式,因为我们发现在28 nm,整个内存没有被测试。”

图1:不同的测试方法。资料来源:2017年思科/ IEEE电子设计过程研讨会

问题是出现在测试光谱作为现有技术,流程和专业知识应用于新问题或者至少更复杂的问题。

“深度学习和机器学习,英伟达出售很多董事会和系统到数据中心,”克雷格Nishizaki说,测试开发高级主管Nvidia。“所以我们现在负责测试和系统测试。好的是这都是内部的。坏消息是这是一个巨大的转变。我们试图适应集成测试流所以他们不仅优化一个领域。它需要从芯片流向SMT板测试系统测试”。

这是最初是比任何人想,然而。

“挑战是有更多的测试组,现在他们交谈我们发现每个人都有自己的测试程序,“Nishizaki说。“团结每个人都是数据和信息。我们试图采用常见的工具,但是没有好的工具系统级测试的全覆盖。系统级测试,它是知道如何将测试更加困难。”

有经济因素。芯片制造商和OSATs传统上使用一个固定比例的总运营预算测试。但是测试越来越复杂与芯片。很长时间,需要更多的前期规划。

“你不可能测试所有的同时,”德里克·弗洛伊德说,业务发展主管权力,模拟和控制器解决方案效果显著。“没有人会为此付出代价。测试需要多域,但这是非常不同的。吃是可以确定的。这是一个干净的环境。系统级测试,你添加在相声,抖动,参数的影响,和你需要做代码监视。但是你不一定得到你想要访问内部的芯片,所以你看看限制和最重要的事情是什么孤立的设计。”

图2:两个测试方法的比较。资料来源:2017年思科/ IEEE电子设计过程研讨会

定义系统级测试
系统级测试是测试芯片的能力,在一个或多个芯片方案,最终将如何的上下文中使用。虽然这个词并不新鲜,这一技术的实际应用是有限的几大芯片制造商。

开始改变,以及定义开始发展。部分原因是半导体的越来越重要的角色在不同的安全性至关重要的市场,如汽车、工业和医疗。也在一定程度上是由于从一个过程元素转移到多个处理器类型在一个设备,包括大量的fpga等加速器,eFPGAs,需求方和微控制器。但即使在各种移动设备上,云,或在机器学习/ AI,理解现实世界的影响用例在芯片上的绩效等生理效应的热迁移及其对电迁移的影响和平均时间失败变成成功的关键指标。

然而,这需要更多的前期规划。而不是等到芯片进入制造业,战略测试,什么时候测试,以及它如何将测试需要深思熟虑的芯片设计过程。

”测试和包装DFT现在是摇滚明星,”负责营销的副总裁Mike Gianfagna说吗eSilicon解释道,直到最近测试和包装相当简单的练习。因此,测试和包装讨论发生在很久以后的设计流程。“DFT现在更早参与这个过程。这是一个设计的关键项踱步。”

但建筑测试扇出和2.5 d芯片设计周期是一个挑战。“你必须设计向量转化为试验因素,”凯文张说,业务发展和工程的副总裁日月光半导体。“我们的目标是提前知道预期的输出是在测试方面,所以当硅出来你真正所要关注的是性能。在过去这是一个“很高兴。现在成为一个要求。”

好很好,但在这一点上测试仍然分散在每一步从设计到制造。

”流从pre-silicon或pre-PCB post-silicon或post-PCB,过程的每一步都是孤立的,”乔治·Zafiropoulos说解决方案营销的副总裁国家仪器。“有不连续每一步。在早期行为层面,这是一个抽象的算法模型,没有实现细节。在实施阶段,这是详细的阶段,你依靠香料或SystemVerilog。post-silicon,在实验室里,你把芯片和假定它的功能性,在董事会和测量参数性能。然后去制造生产线,测试每一个”。

Testbenches测试和分析在设计开发(DUT),但一路上DUT的变化从代码到一个网表或RTL模型,最后一个物理芯片。“问题是,在每一个阶段,测试只适用于这一阶段,“Zafiropoulos说。“当你前几个阶段,你殴打芯片,确保它是有效的和做一个详尽的测试集,然后在最后阶段你做少量的测试,但确保你有足够的覆盖范围。我们的目标是让它通过测试人员尽快。”

不同的方法
这是一个需要改变的地方。速度是至关重要的在生产和包装方面,新兴和有几种不同的方法来限制时间做系统级测试,从而减少成本。一个涉及测试更多的事情更快地使用现有设备,这是效果显著的标题。

“我们已经建立了冗余与核心处理器吃添加更多的功能,”效果显著的Floyd说。所以测试可能依赖于应用程序的,但是你可以有冗余。”

第二种方法扩展,进一步通过添加大量并行测试设备能够同时测试更多的事情。

“我们以不同的方式解决真正艰难的测试挑战,”阿尼尔Bhalla)说,高级经理天体电子学。“大多数人试图把一个商业解决方案,并把它应用到其他公司。我们看一个客户的问题,然后建立正确的构建块来解决经济。然后,如果它看起来像有一个更大的市场机会,我们把它商业化。系统级测试,我们试图找到适合的行业,目前尚不可用,这是我们的大规模并行的方法。”

图3:整体SoC晶体管指望左轴之间的关系,和失踪的报道(< 1%)晶体管依靠正确的轴。来源:天体电子学

速度测试在先进制造业尤为重要,对于复杂的soc节点以及包装,因为有多个芯片测试。从外面,system-in-package测试仪(SiP)看起来一样。只有这么多的外部连接一个测试人员,并且不会改变是否有一个芯片或5。但是有更多的测试和访问这些组件可能是有限的。

“易访问性降低,因为连接都是在里面,”罗宾说,全球测试和战略主管新科金朋。“即使知道好死,有很多变量。每一个死在一个包可能在角落的规范操作,所以你所有的绩效预算被吃掉了。或从装配的角度来看,你是处理通过在衬底和碰撞痕迹,这都是分组下连接。如果有一个问题,很难缩小在连接块它失败了。你靠近晶片的边缘,对漂移更敏感。最重要的是,测试区域在晶圆的中心和周围的死区测试模式。的不同比其余的晶片”。

魏指出,设备今天是跟上需求,但随着新节点被添加,更多的公司转向包装、并行性需要。

第三种方法使用大数据技术来提高覆盖率,无论设备使用,通过精确定位问题发生期间和之后制造。

“把一切也是浪费,”David公园,全球市场营销副总裁最优+。“所以你需要测试一些芯片的数量越来越少。如果你有一个固定的测试预算,你可以借口有些设备水平的测试,您可以应用这些资源更详尽的测试需要的地方。”

大数据的价值最大化的方法,与半导体公司电子公司需要共享数据。允许公司追溯问题的根源,这可能是一样详细的制造日期和时间,当它被放在一个测试人员,或特定的芯片的起源。这里的目标是识别畸变数据曲线图,并找出模式,与单个测试是不可见的。

“你可以看到这已经性能是不同的,从供应商部分与部分供应商B相比,”派克说。“这就是没有共享数据。使用共享数据,您可以关联一切和找出只有10测试相关电路板故障,所以你可以放松。在某些情况下,收益率为零差异成本将会增加。开始,产量可能会下降,但仍有更多的产品销售,因为你知道寻找。”

思科的康罗伊指出可追溯性和数据的价值,。“供应商数量和历史,但他们不知道发生了什么收益。在未来,供应商可能需要使用机器学习。他们不需要一定船部分是否有足够的数据。”

收益率是一个尤其重要的话题谈到2.5 d,因为失去其中一个包包含涉及的所有芯片的成本。ASE张表示收益率芯片将用于一个高级包需要至少99.8%。“你需要一个方法来筛选出过程缺陷边缘或晶圆的中心,即结构测试,”他说。OSATs”时,我们需要知道如何描述它,如何旋转锁锁和角落。我们需要能够屏蔽过程缺陷使硅在各个角落工作。”

结论
系统级测试今天发生在一个有点特别的今天。公司正在使用对他们可用的工具和制作方法,可以帮助提高质量和可靠性。

“我们做了一个转变高Vt因为我们不能捕获所有的问题,“英伟达的Nishizaki说。“如果我们有很高的Vt,我们提高水平的表征。我们的描述增加了近四倍在过去的几年里搬到16海里。”

系统级测试刚刚开始在市场上获得关注。这最终的外观或定义还有待观察,但测试设备制造商和EDA供应商刚刚开始认真看看这种方法可以简化,改进,它可以被应用。但几乎每个人都同意在高级节点,在新市场,和先进的包装,测试看起来比过去截然不同。

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