10/7nm工艺的新功率问题

随着芯片尺寸和复杂性在7纳米及以下继续呈指数级增长，管理功耗变得更加困难。

在高级节点中起作用的因素有很多，包括更多不同类型的处理器，更多的芯片封装决策，以及由于更薄的绝缘层和电线而更容易受到各种噪声的影响。结果是，工程师现在需要考虑大量的热、包装和电磁问题，这些问题在以前的节点上从来都不是严重的问题。

在较高的级别上，这些因素极大地提高了从系统级别、跨多个不同操作场景和流程角度分析功率的重要性。

该公司首席技术产品经理Arti Dwivedi表示:“我们需要的是分析这些大量功率数据的能力，并利用这些数据及时做出影响设计过程的决策。有限元分析软件．“这强调了基于数据分析的电力解决方案与弹性计算和大数据架构的需求。”

但是，这需要的不仅仅是工具。“在先进的节点上，低功耗和高性能的设计不仅对设计风格是一个巨大的挑战，对设计流程也是一个巨大的挑战，”dec & Signoff集团产品管理总监Jerry Zhao说节奏．“在建筑层面，你需要更节能。但是如何实现这一点就把挑战推到了如何分析和优化设计的工具上。当我们谈到finFET设计时的工艺技术。这是一个革命性的变化，考虑到3D结构和所有必须改变的东西。从16nm、10nm、7nm、5nm到现在的3nm，它更像是渐进式的变化和增强。设计中电路的密度非常高。因此，通过观看视频等活动，设计内部的温度会很高。”

在16/14纳米以下，有些东西保持不变，有些是不同的。例如，时钟和功率域的管理几乎没有变化。许多设计团队已经掌握了在16/14纳米如何处理自热的知识，自热是由沿晶体管鳍片捕获的热量引起的。

然而，在10/7nm工艺中，一些与功率完整性相关的规则发生了变化。还有一些新的问题，比如如何制造通孔，以及如何采用柱子和桥架等新技术来实现更高效的连接。这些允许电网的电阻得到控制，从而整体IR下降和EM限制将得到改善。所有这些都被应用到分析工具中。

动态功率效应
Dwivedi观察到，随着finfet中更高的引脚电容和电流密度，动态功率、功率噪声和热问题的管理变得更加困难。“设计人员为真实的应用场景运行模拟，这些场景通常跨越数十亿个周期。这些真实应用场景的基于周期的功率分析可以为di/dt或持续高平均功率等事件提供可操作的见解，这些事件可能导致电源完整性问题和热热点。基于RTL活动的电流配置文件也可以用于实现芯片-封装系统协同设计。”

此外，她说，必须对动态力量进行管理。“早期关注消除冗余开关可以对降低设计中的动态功率产生很大影响。时钟功率和故障是7纳米及以下工艺的两个关键问题。”在这里，物理感知的RTL功率分析可以帮助早期估计时钟功率并识别设计中的时钟功率热点。对时钟、数据和时钟激活活动的时间分析提供了时钟网络中冗余切换的可见性，这可能导致大量的功率损耗。尽管像寄存器时钟门控这样的传统技术仍然很有用，但我们需要超越它们来消除时钟网络中更高级别的时钟切换活动。增加对块级和粗时钟门控的关注可以帮助提高时钟电源效率，因为故障可以构成高达40%的设计组合功率。因此，减少故障是7纳米及以下工艺设计的关键需求之一。早期估计故障功率和识别容易出现故障的逻辑可以指导设计人员找到数据路径结构，可以对其进行门控、平衡或重定时以减少故障。”

图1:自热引起的热耦合。来源:有限元分析软件

热的影响
此外，自热还带来了与温度相关的电磁极限变化，因为当温度升高时，电磁极限下降。“这意味着它更有可能出现路面故障，这促使设计团队更仔细地考虑可靠性问题。特别是在考虑医疗设备或汽车应用时，现场的故障将直接影响是否会发生可能致命的事故。因此，设计团队现在必须统计计算电磁故障，即FIT(失效时间)计算。”

他强调，这些都与热有关，今天通常与高性能规格相结合，同时电压供应下降(同时仍然消耗大量电流)，因此温度上升。当该设备被放入包装中时——就红外下降而言，这是另一个层面的影响——分析所有这些东西的影响是至关重要的。

“这就是晶圆代工厂想要使用诸如3 d封装，以便在一个包中继续添加更多的功能，以“延长”的寿命摩尔定律．这就是我们进入包装领域的地方。在7nm节点上，所有这些都必须考虑到，因为随着插入体方法的普及，制造已经足够困难了。”

包装效果
从系统的角度来看，10/7nm并没有什么独特之处。虽然扇形外包装增加了一些新规则，但它并没有改变芯片设计的基本原理。但包装本身也有问题。

Cadence定制IC和PCB组的产品工程架构师Brad Brim说:“扇出包装本质上是更薄的层。“这是RDL(再分配层)堆砌层，只是你建立了一个支撑，并将其扩展到模具区域之外。这改变了规则，所以我们必须为提取和布局设计规则做一些特殊的事情，以确保区域没有被太多的金属填充，等等。但这并不是7nm独有的。”

他说，封装的选择应该能够缓解一些芯片方面的问题，但情况并非总是如此。“当使用扇出包装时，这将损害你的热，因为它没有像以前那样多的直接金属。所以你必须更加小心，因为你的电路越来越大，消耗的电量也越来越大。这相当于对包装和模具进行更彻底的分析。”

它还要求芯片和封装设计团队之间进行更多的交互。“制造最大的处理器芯片确实需要一个系统的观点。客户会问，一个特定的封装能消耗多少电能。有多热?只有把它装进包装里，你才能知道。你在同时设计封装和芯片，并为热和电源传输噪声制定架构级别，例如，“我应该把电容放在哪里?”我要把它放在骰子上吗?我是把它放在尽可能近的地方，还是把它移动到模具的某个地方，然后试着通过包装连接到它上?我要把它埋在包裹里吗?我能把它写在黑板上吗?’ This means the system teams are getting involved much earlier, and there is more cooperation across what used to be internal design boundaries.”

赵从芯片方面也看到了同样的问题。“在过去，做芯片的人不太会和包装的人交流。我可以给他们一个模型，我可以做我的角模拟，这很好。现在情况已经不同了。双方之间的互动越来越多，并且认识到需要沟通和使用常识来确定系统是否会起作用。卖薯片的不能只是指着卖包装的说这是他们的问题。从16nm到7nm的变化并不大，但双方之间的合作越来越多，使这种流动更有效。”

图2:不同的包装方法。资料来源:STATS ChipPAC

电磁效应
Magdy Abadir，营销副总裁Helic他也观察到了这种动态。“部分问题在于，如今在SoC设计中，模拟部分由一个团队设计，射频部分由另一个团队设计，核心由另一个团队设计，存储器由另一个团队设计。然后数字人员负责整个SoC。它们将所有东西组装在一起，可以进行提取和LVS(布局与原理图)等等。但是没有人负责检查不同层次结构上的区块A和区块B是否在没有连接的情况下相互通信。但他们可能会干预。一个在转换，另一个在倾听。”

这就产生了新的问题，以电磁串扰的形式来解决。不要与电迁移混淆，电磁串扰与麦克斯韦方程有关，后者是电子电路的基石。

”电迁移这是因为随着技术的萎缩，这些电线将变得非常细。”“电线的厚度可能是几个金属原子，当这些东西加热并改变电压等时，会有一种叫做电迁移的现象，原子开始移动。原子本身运动，而在电中只有电子运动。当原子开始在更细的金属线上移动时，随着时间的推移，它就会断裂。所以你在电线上开了个口子。人们分析了不同条件和不同温度下的电迁移。”

图3:使用电磁串扰分析来调试硅问题。来源:Helic

这与电磁不同，电磁在7nm工艺中成为一个问题。当信号快速变化时，就会产生电磁波。

“汽车就是基于这些概念，”Abadir说。“我们通过电磁耦合为手机充电，而实际上没有电线。在空气中传播的能量给我的手机充电，或者让我听到扬声器发出的声音——这些本质上都是电磁的。如果他们没有被建模，你不知道他们有多强大。它们可以穿过空气或金属——任何路径——当它们到达某个地方时，就会产生影响。这些波在不同的频率上也是不同的，因为电磁波本身也有一个频率。如果电磁波以你操作的频率击中某物，那么它就会产生负面影响。这就是电磁串扰的概念。”

在过去，这不是一个重大问题。但在10/7nm，它不再是可以忽视的东西。

他解释说:“电磁串扰现在是高级节点的一个问题，因为收缩得越多，金属的密度就越大。”“金属的数量增加，设计组件的数量明显增加，所以随着技术节点的下降，串扰的风险或可能性肯定会增加。无论我们做什么，这种趋势一直在发生，并将继续发生。在过去，设计团队通过完全忽略电感来生存。他们可能已经分析了非常小的组件内的电感效应，如射频组件或某些SerDes块或锁相环或类似性质的东西。在小块中，他们可以进行分析，并确保这些特定组件的设计是正确的。然而，直到16nm之前，不同块之间或不同层次之间的干扰才被考虑过。但在16nm、10nm和现在的7nm，它正在成为一种必需品，而不是奢侈品。每个人都必须为此担心。”

数据速率和频率的提高只是加剧了这里的问题。“你不会在这些节点上设计一些东西，然后让它缓慢地运行。整个想法就是让这些电路有更多的性能。频率越高，电磁波就会随着信号的变化而产生。它们变化得越快，电磁波就越强。这基本上就是麦克斯韦方程，它说的是随着频率的增加或数据速率从10千兆比特增加到40千兆比特再到100千兆比特，这会引起更多的干扰，比如串扰。如果干扰足够强，某些时钟脉冲或某些边缘就会恶化到你错过一个时钟的地步，或者你得到了错误的信号，或者重置信号在不应该重置的地方重置，或者有超出预期的过度功耗，”他指出。

因此，现在需要进行分析，以发现何时可能出现问题，并确定如何解决这些问题。这可能意味着稍微改变一下布局，然后重新进行分析。

“目前没有简单的规则说，‘做X、Y和Z，就这样，你会安全的，问题会消失。’这需要进行分析，需要进行模拟，并详细提取这些东西，看看它是否造成了问题，或者问题是否可以容忍。”

结论
高级节点面临的挑战数量不断升级。有些是现有问题的延伸，有些是过去可以忽略的问题。但在10/7nm及以下，需要解决的关键问题的数量正在增加，从功率的角度来看，它们是附加的。

因此，设计将需要更多的功率分析，这将不得不发生在系统级别，因为它涉及多个因素，这些因素对系统的其他部分有影响，有时以意想不到的方式。因此，随着功能的缩小，问题的数量和严重性也在增加，在设计的一个块或区域中发生的事情可能会对系统的另一部分产生严重影响。

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