在10/7nm处管理电压降

由于现有的静态分析等工具不再足够，在10/7nm工艺上，功率完整性正成为一个更大的问题。

电力完整性是电力输送网络中静态和动态压降的函数。直到最近，静态分析在测量PDN连接的整体健壮性方面做了有效的工作。因此，它是PDN强度的代表。问题在于，在最先进的节点上，随着半导体技术规模的扩大，它将功率传输的动态问题抽象了出来。

随着切换时间的加快，相对于静态部分，电池电流需求的动态部分正在增加Teklatech．“在非常狭窄的时间窗口内，电流需要以峰值形式出现。该时间窗口内的电压降——动态电压降(DVD)——是计算电池延迟的一个因素。附近其他开关事件的时机是给定位置和给定时间窗口内动态电压降的一个因素。因此，需要动态分析来获得DVD感知定时的准确图像。”

动态分析也变得越来越重要，由于decaps的效力下降。随着金属方电阻的增加，脱扣范围以及非开关单元固有负载帽的有效性减小。这意味着动态组件更加突出。Bjerregaard解释说，结果是物理缩放的多重效应的完美风暴。

“动态分析和动态效果的优化变得至关重要，因为在时间和平面图位置上的局部影响开始占主导地位。这也意味着动态压降必须在设计过程的早期阶段，即放置后考虑在内，以便能够正确理解和减轻其影响。就时间和不趋同风险而言，ECOs的后期修正是一个代价高昂的过程，”他表示。

换句话说，在静态电压降的情况下，工作负载不断地对电网提出网络无法满足的需求，因此电压下降。这可能是由于电压调节器对芯片来说太小了，或者更典型的是，芯片上的电网设计不足，Peter Greenhalgh说手臂．

Greenhalgh说，由于动态电压下降，工作负载暂时对电网产生了需求，电压调节器无法快速响应和补偿，因此电压下降。“通常考虑动态压降的时间范围是<100ns。这种情况在CPU实现中是一个始终存在的风险，因为工作负载可以迅速从由于所有缓存级别缺失而导致的整个管道暂停，到数据从DDR返回时，整个管道在几纳秒内激活。”

为了避免电压下降，需要多层局部去耦电容单元来提供足够的功率，直到电压调节器能够响应。从本质上讲，局部解耦电容平滑由调节器传递到芯片的功率。

然而，重要的是要记住，管理静态电压降和动态电压降是两个非常不同的问题，Arvind Shanmugavel表示有限元分析软件．“对于静态压降，我们只能固定平均电流的大小或电网的电阻。改变这两个中的任何一个都会影响实例上的电压降。静态电压降通常被视为稳健性检查，而不是终止检查。管理动态电压降并不是那么简单。你真的需要了解问题的瓶颈。这可以来自几个不同的领域。例如，动态压降可能是由于同步开关活动、芯片上缺失的decaps、高封装阻抗、芯片上的高阻路径、芯片-封装相互作用引起的谐振问题，或上述几个不同方面的组合。”

的确，固定动态压降是一个挑战在签字过程中。设计人员需要记住，动态电压降是多种因素的组合。一方面，设计人员需要注意选择的矢量，来自封装和芯片的高阻抗路径，大电流区域和缺失的decaps。另一方面，EDA工具还需要能够清楚地对动态电压下降的原因进行排序，以解决实际问题并避免过度设计。建模能力噪音对于这些类型的设计是非常棘手的。你必须明白，16nm或7nm等工艺技术有非常不同的要求。Shanmugavel解释说，由于电源电压的缩放，工作噪声边际大幅降低，同时局部开关活动增加。

圆形的依赖
为了进一步帮助了解功率对设计的影响，并帮助改善电网设计和完整性，设计人员尽早在系统级或在系统级进行功率分析至关重要RTL的水平。

“功率、时序和IR下降之间的循环依赖关系需要在设计周期的早期同时解决，”苏达卡尔·吉拉(Sudhakar Jilla)表示Mentor是西门子旗下的企业．“节能的机会更多地是在架构层面，而当我们深入到RTL、门和布局层面时，这种机会就会减少。如果功能不在预算范围内，则更容易进行架构更改。这将极大地帮助电网，而不是试图在设计不在电力预算范围内的布局阶段进行更改。这将给电网带来过度的压力。”

幸运的是，设计工具已经发展到支持前沿节点的高级功率分析和优化需求。这包括支持高级功率/IR下降分析需求的能力，如rush电流和同步开关分析，以及支持大型设计的可扩展基础设施。Jilla说，它还允许设计团队利用工具中的并行性，随着计算量的增加，这变得非常必要。

的引入增加了许多这些改进finFETs为了加快将复杂的设计推向市场所需的时间。

“三、四年前，半导体制造方面开始做finFET结构，”dec & Signoff集团产品管理总监Jerry Zhao表示节奏．“随着特征尺寸从现在的16纳米到7纳米和5纳米变得非常小，这种非常薄的结构是在掩模或设计布局上着色的想法。根据布局图案的颜色不同，会有不同的阻力。当电阻不同时，由于电压降与电阻直接相关，因此红外降也不同。它与这个成比例，所以它的电阻会更大，这就会导致更大的IR降。与此同时，芯片的电压供应也在下降，带来了额外的挑战。”

PCB压降
管理静态和动态压降在PCB级也是至关重要的。

在静态压降方面，Mentor PCB部门高速工具产品线总监Dave Kohlmeier表示，关键是确保通过集成电路传输正确的电压水平包，并通过板。出现的问题是，在封装或电路板上不再有任何固体平面层，即使是有16或24层的多层板。

这可以追溯到PCB是如何制造的。Kohlmeier说:“这是一种带有多层铜的玻璃纤维，铜会被蚀刻掉。”“固态平面层是指有一整层PCB专门为所有ic供电。30年前，当所有东西都是5V时，这是相对简单的。你只需要确保所有东西都正确地连接到这个平面上。现在每个系统都需要这么多不同的电压，除了主要芯片上的[大]引脚数。每个PCB上都有更少更大的设备，所以那些针-可能有2000个-这些都是他们必须在平面层上钻的孔。所以如果你在芯片上有电压引脚在网格内部，你必须确保你能让电流通过它们。它已经成为一个多路径问题，必须以不同于以往的方式进行整合和解决。”

Kohlmeier解释说，所有这些因素加在一起——多个电压，平面层中针脚的数量和穿孔——必须有某种方法来解决静态电压降。

pcb的动态压降涉及到需要什么频率才能将电流传递到集成电路。“然后是关于存储，所以现在我们正在分析电容器的位置，以及电容器如何连接到平面层。任何痕迹的每一点连接或类似的东西，包括IC到电容器的距离，都限制了其向设备输送电流的高频性能。所以现在他们要进行模拟。我们称之为直流下降和交流解耦分析，因为所有这些解耦电容器都是为了将电荷局部存储到集成电路中。”

避免问题的设计
避免电压降问题是一个全流问题。“你需要从设计的一开始就考虑它，从建筑层面开始，”赵说。“这就是人们谈论低功耗设计方法的方式。在架构完成之后，你要确保功能是正确的，然后开始执行。这就是橡胶撞击路面的地方。从那里，你想看看电力输送网络——基本上，电力网。您可能有10个电源金属层，可以用于信号路由和电源网格路由。当你在早期开始时，你必须考虑这些事情。您可以拥有早期的分析功能，以及IR drop分析特性的一些设计功能，这样实现工具就可以解决“万一”问题。“在实施完成后，通常要进行签收，在这个区域，红外空投和电磁工具发挥主要作用，以确保红外空投可以签收，并完成带出作业。” The tools must be very accurate, because two weeks before tapeout day you don’t have much room to wiggle and you have to run these tools. If you find problems, there must be a link to send back to the implementation tool to show where the error is, and the implementation engineers need to know how to fix the problem quickly, as well.”

Bjerregaard将管理静态压降的技术视为管理动态压降的一个子集。他说:“你需要确保你的电网在静态上足够强大，但仅仅通过加强电网是无法控制动态电压下降的。”“这将意味着太多的开销。动态开关模式分析、decap放置和时钟调度是可用于直接解决动态电源完整性问题的方法。事实上，随着动态效应开始占据主导地位，使用这种优化将允许更小的电网，从而实现更好的可路由性，更好的区域利用率，进而提高产品的盈利能力。”

最后，一个好的设计方法将导致稳压器、电网和局部解耦电容的稳健性，同时也考虑了电感对高频电网设计的挑战，Greenhalgh说。“要做到这一点，需要通过EDA工具设置对不同的工作负载进行大量分析，该工具可以准确地模拟不同时间段和负载下的电网行为。”

Bjerregaard说，从长远来看，也许是时候扭转局势了，首先专注于管理动态电压降，以创建最好的起点，然后以尽可能低的实现开销构建PDN。

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