权力影响芯片的成本

功率输出网络的复杂性的增加(生产)开始超越功能复杂性的增加,已经增加了现代芯片的升级成本。没有放缓的迹象,设计师必须确保保险设计增殖不吃了所有的利润。

使用半导体产业在规模较小的几何图形问题变得更困难,但直到最近很少被视为一个非凡的费用。

“在过去的好时光,130年以前和180海里,电网通常是一个事后的想法,人们甚至没有花很多时间看IR降,”Jerry赵说,产品管理总监,权力在签收节奏。“现在人们花更多的时间比定时关闭电源,因为有很多变量。”

发生了很多变化。“从一个问题,设计师们开始意识到周围的电源完整性问题,”解释说,首席执行官Teklatech。“然后他们开始分析问题,使用电源完整性签字工具来理解这个词的含义。最后,他们都需要优化设计的阶段,为了不要让钱在桌子上。10 nm和7海里这不是可有可无的,而是需要为了成功生意在竞争日益激烈的半导体市场。”

我们如何走到这一步
功率输出网络开始生活作为一个几乎看不见的部分基础设施的芯片和对权力的影响可以忽略不计,性能和面积(PPA)。“早在90年代芯片功率的管道的实现根据经验法则,签字检查连接,“Bjerregaard说。“我听说过一个或两个ASIC工程运行失败仅仅因为权力或地面销没有电连接。”

随着芯片有更大的动态切换活动增加,这开始创建问题。“这使得电阻供应网络的一个问题,“说,首席技术官超音速。“这是一个问题甚至为0.5微米。我们已经开始看到需要计算生产的IR降。我们开始添加虚拟晶体管、电容器,用来提供一个当地的来源的费用最小化的影响债券电线di / dt。”

但是大部分的问题就都解决了使用更多的电线生产,这不是一个令人担忧,因为金属层被添加。”越来越总数的分数的米丝的芯片是用于生产,因为你可以负担得起,“Wingard补充道。“但这些电线有很多薄及其电阻率没有保持不变。所以生产更复杂,因为它使用了更多的电线。这是一个由0.35微米的问题。”

事实上,据台积电金属的电阻层40 nm和7 nm节点之间增加了一倍。

分析成为必要的。00年代”,与专用电源完整性签字IR降分析工具——静态,动态——成为常态,“Bjerregaard说。“以满足特定的电压降标准,可以指定为10%静态/动态电压降17%。只要你是在利润,你是很好。”

但即使这样,时间和力量成为相互关联的。“时间限制是影响电压降,所以他们必须创造利润,”赵说。“当电压下降时,你不得不考虑时钟发生了什么。”

业务发展副总裁安德鲁•科尔硅的作品解释说,这种交互。“供应噪音伤害时钟通过创建抖动。抖动很重要,因为它可以减少时间保证金和可以限制逻辑电路的速度,甚至导致他们失败。时钟用于并行转换器时,抖动可以防止并行转换器操作一样快。抖动也可以被看作是扭曲,所以,以模拟电路的信噪比降低。”

这可能是特别有问题的如果一个倾斜的时钟设计要求低。“门延迟随电源电压变化,”科尔说。“如果电源电压变化很快(时钟边缘时在一个时钟树),时钟将快慢移动边缘。这意味着一个时钟树的边缘会有吵闹的供应周期抖动,即使他们完全干净的。”

但这只是问题的开始。“一旦我们得到约180,当然90海里,设计有问题泄漏”,Wingard说。“现在,CMOS设备不完全关掉。的部分能量在转换和静态泄漏开始紊乱,和只有少数几个有效的方法。两个选项功率控制或动态电压和频率扩展,他们要求你可以生产的分割成多个部分,这样你可以拿一块,把它关掉或改变电源电压。这两种配电要复杂得多。或者,您可以与多个晶体管的阈值电压。那么你只使用晶体管,泄漏很多只有在关键路径上。”

持续增长的问题空间。“电感(L)成为重要的从系统级的角度来看,“增加了布拉德边缘,高级职员产品工程师节奏。“这不仅仅是电感的包。再加上模具电容,它会引起共振,导致诸如下垂。fpga或大处理器,它不仅仅是电感,但当前的振幅+ di / dt。当你有很高的转换活动和很高的电流,当L派上了用场。”

随着电流密度的增加,额外的问题发挥作用。”电迁移(EM)越来越严重在节点几何,”赵说。“这影响芯片的可靠性。”

自热另一个问题是创建的3 d结构finFET。热量被困在晶体管,它加热电线上面。这可以影响许多的因素已经进行了讨论。

“如果你把,PCB,当前的芯片到PCB产生热量,导致扩张,可以创建弯曲,“Aveek Sarkar说,副总统的产品工程和支持有限元分析软件。”,可以导致焊料球脱落或分离。这是重要的工作要做。芯片热量的来源,所以你需要他们解决的方案,你需要了解当前的流程和如何影响机械应力。这都是一个chip-package-system工作流”。

图1:自动加热介质层会导致温度衰减。来源:ANSYS。

最后一个因素增加了复杂性降低电压。“在超低操作电压,小电压变化可以产生重大影响的时机,“说Manoz Palaparthi,技术营销经理Synopsys对此。“电压下降显著差异不同的场景。噪音利润率下滑的水平使用悲观电压设置驱动全芯片定时分析给出最优结果。”

今天的形势
今天,在10 nm和7海里,事情已到紧要关头。“现在是深深纠结一切,力量”Bjerregaard说。“金属已成为稀缺资源,因为routability是确定区域,所以设计师们正忙于实现所需的面积利用率。同时,还需要更多的金属在电网适应增加功率密度。此外,片上开瓶不能解决问题,因为他们变得不那么有效,达到更短。”

电源转换装置增加了一层。“你需要确保侵入电流不会打破网络,特别是块接近开关的,”赵说。“周边功能块可能会经历一个大型IR降,这可能意味着他们失去功能。避免这种情况,人们倾向于保险设计网格。但finFET节点,晶体管密度比例超过布线,留给你一个路由拥塞问题。如果你在设计电网,将消耗太多的路由资源。”

这已经影响了工具和流被领养。“电力和IR分析已经成为不可或缺的一部分设计实现流程,“Arvind Narayanan说,产品营销师导师图形。“工具和技术已经进化为设计师提供准确的能力早在执行能力分析RTL舞台上更好地理解电源电力网络的影响和设计。”

分析和实现之间更紧密的集成工具使得设计师能够分析权力之间的复杂的相互依存,电压降和时机。“准确的力量和IR降没有过多的分析使电网最优设计,“Narayanan补充道。“反过来,这使可用的路由优化资源和硅区域。权力finFET-aware等优化技术优化,它们进行折中,放置,时钟树综合节能,注册凝结和其他人使总功率减少。”

一些甚至可以RTL之前开始工作。“目前消费的功能块将会对电网产生影响,”赵指出。“所以你就可以开始早在平面布置图。当你有完整的物理设计完成,您可以确定,你需要一个强大的电网和哪些方面没有问题。这将导致一些人想做早期电网的分析。你需要看当前是如何分配的。”

后端,功率分析已经根深蒂固。“这不再仅仅是一个签字检查tapeout之前,“Bjerregaard说。“这样做是为了避免昂贵的保险设计,避免停电。小心平衡是必需的,慷慨的利差影响盈利能力。”

出现的问题
好消息是,那里似乎没有任何大型地平线上的新问题。坏消息是,所有存在的问题继续恶化。

“新节点做更严格的设计规则,”赵说。“其中许多新兴市场和相关设置最大值的每一层金属。他们还可以使用通过定义限制之间的连接层技术,他们也看他们失败的统计方法和人们谈论失败。”

但最大的问题可能是问题本身。“的大小设计在7和5 nm将使它非常具有挑战性的任何权力分析工具的能力,”赵仍在继续。“你可能有多个Vdd Vss和你想一起分析。它可能会超过数十亿实例。电网是高度耦合的,这意味着你必须分析完整的芯片——平。这是最大的挑战。”

正交变化可能会增加复杂性是包装。“扇出包装有更多区域的填充,这是与我们所认为的一个包与连续的或连续的飞机,”边说。”带来的一些电气约束,如增加电感和电阻,这些包。”

功率输出网络的设计当然不是马后炮了。方面都已经设计流程的负责人。他们已经成为分区和楼层平面图的任务的一部分,施压工具厂商提供估计更早的流。但增加的准确性将成为一个挑战设计规模继续增长。

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