SoC设计电网

为一个复杂的SoC设计电力网络已经成为产品的成功至关重要,但大多数芯片仍然使用老技术适合最新的制造技术,导致一个昂贵的,过度设计的产品。不仅是电力网络设计过大,但这几个连锁效应,影响区域,时间和力量。

在第一部分这个两部分的系列中,讨论了电网的基本知识以及最近推出了相关的问题finFETs,增加导线的电阻率在最新的几何图形和一些问题与解耦电容的位置有关。

首席技术官超音速,总结了设计挑战:“你不想碰到电源交付网络(生产),电压差和低阻力在同一时间。”,导致电流过大,进而引起红外和下降电迁移(EM)的问题。

虽然大多数的重点是提供电力电子组件的设计、产品营销主管杰里赵权力在签收节奏,提醒我们,整个芯片必须被考虑。“你必须永远不会忘记模拟电力领域。当人们有多个电力领域和他们在模拟和数字之间共享,然后他们有噪声注入彼此。”

模拟电流会影响电网可能干扰数字块导致失败。同样,数字交换可以扰乱供应到更多微妙的模拟电路。“这意味着你必须解决整个动力输送网络一起包括的所有领域,”赵说。“你可能非常准确计时,但权力到处和当前进入任何特定的块是由整个电路。你不能签署权力不考虑整个芯片。”

包的影响
越来越多的芯片不是必须考虑的边界。包装是扮演一个更重要的角色,尤其是在2.5 d和3 d集成开始成为主流。对设计的影响仍在行业的讨论。“在插入器的(2.5 d) ICs,死并排排列,与供电线路和插入器屏蔽帽,”主席解释说草Reiter EDA2ASIC咨询的椅子ESD联盟的系统扩展。“因此,电源完整性可以轻松实现正确的冷却措施可以容易实现。”

但是问题依然存在。“目前由一个3 d堆叠设备预计将远远高于2 d的SoC芯片,“哼哼Hingarh说,负责工程的副总裁突触的设计。Hingarh担心颠簸的数量分配的生产。“这包成本有很大影响,在某些情况下可能等于或大于,SoC死的代价。”

事实上,一些人认为一个全新的世界必须考虑的问题。“权力的完整性(PI)、热完整性(TI),和信号完整性(SI)要求在两个芯片,需要考虑包访问和合作设计和co-analysis方法成为必要,“说Sudhakar Jilla,集团营销总监在集成电路实现的导师图形。“芯片电源/热/信号建模和包/插入器建模是强制性的。在矽通过(TSV)设计、TSV的数量和他们的位置会影响π/ TI / SI。撞数量和间距可能会影响性能和成本。热交互多模和热梯度故障可能会导致芯片(s)。防静电夹的位置也应该考虑multi-die。”

主管Arvind Shanmugvel应用工程有限元分析软件补充说,即使non-interposer-based包装,设计变得更加复杂。“最近的晶圆级扇出包装技术有重大影响功率输出和可靠性。Thermal-aware EM、Thermal-aware压力和multi-die ESD一些要求这些技术。”

行业的建议
如何开始使用这种分析吗?“执行分析,工程师应该精通3 d组装以及生产分析,”Alex Samoylov说,电力应用工程师完整产品Silvaco。“3 d生产分析跨越几个完整的模具设计,需要阅读大量的数据,除非一些简化。3 d生产网络包含许多不同类型的对象——定期死了,tsv,插入器层,BGA对象。这些都是非常不同的,必须正确提取。有一些参数/值不能提取独立的死亡。生产可能产生在一个死亡和扩散到多个死亡。创建一个精确的负载(当前消费)模型是一个挑战。这是一个困难和昂贵的过程来验证三维包装生产分析的准确性。”

插入器也可以添加一些新的优化选项。“插入器是一个重要的生产难题,“说Alin Florea包工程高级经理eSilicon。“我们已经找到使用metal-insulator-metal (MIM)电容器插入器是非常有用的。如果插入器支持这些设备,你可以出售大量的芯片面积和路由插入器这种方式。”

需要一个平衡。“在理想的情况下,您有一个很好的平衡的权力网,“节奏的赵说。“通过将更多的网格和通过电源开关,你可能没有IR降的问题,避免他们违反规则。但是,在现实中,当你创建更多的权力网结构吃你的路由资源。早些时候,你可以考虑在您的实现的权力交付周期,更好的将最终的解决方案。如果你不这样做,我看过这个非常大的芯片,有很多拥挤的电网。他们确保电网不会打破,但这增加了挑战死亡方面和影响routability信号。”

开始分析这个行业的早期是一个关键的建议。“生产规划、原型设计、实现和优化做早期和芯片实现的过程中,“明Ting说,产品营销经理的IC实现部门的导师。“早期分析和修复允许少违反最终的结果。否则,选择解决设计问题或优化可能变得有限,如果在设计周期的问题发现得太晚了。此外,虽然我们在做早期生产原型,方法必须意识到功率噪声和可靠性;,时间/萃取/模拟电源,电磁、热分析应该无缝地连接到地点和路线。”

Hingarh说:“我们需要可靠的验证在面对不确定性时,“并建议以下步骤:“Vectorless,早期高层电网验证;早期高层网格验证和规划;增量验证在设计周期,最后,详细的电网在签字时验证。”

旧的设计生产方式需要改变。副总裁Aveek Sarkar产品工程和支持在Ansys,叙述了一个故事他听到了很多:“我所有的芯片会有这个特殊的电网。他们做了大量模拟并想出一个健壮的、定义良好的网格。但它需要大量的路由资源,与更新的技术节点你开始看到延迟效应和坚持不需要这些过度设计的电网的街区。所以整个芯片尺寸增加。满足时间的需求,该地区将开始上升。”

芯片也必须考虑其预期目的,其中包括测试。“有一些顾客增加了他们的权力rails专门为测试,”罗伯特·鲁伊斯说,高级营销主任Synopsys对此。“他们做经济计算,看看是有意义的减少测试时间增加活动,因此必须添加rails力量的能力。没有很多的用户这样做,但也有一些。”

当一个插入器将被使用,eSilicon Florea表明,“你有很多冗余VDD / VSS uBumps。为了减少插入器的影响,大多使用棋盘模式。如果metal-insulator-metal (MiM)技术可以在你插入器供应商,我建议你使用它。”

Shanmugvel提出了一个系统的方法来开发一个权力架构由模拟。他的三大建议:“不要想当然地认为基于边缘的方法。你可能永远无法接近生产先进技术节点的噪声如果不考虑芯片,包和系统整体的方式。利差可能会导致过多的和高成本。芯片上的阻抗和包之间的复杂交互需要模拟,以确保适当的解耦方案。压降之间的相互作用、时间和路由拥塞可能对片尺寸和成本有很大的影响。从数据分析获得的信息从多个领域至关重要。”

他的第二个建议是“扩大向量覆盖。从建筑开始阶段(RTL),并确保你捕捉必要的操作向量生产设计。更容易配置大型向量集在RTL设计而不是物理设计阶段。峰值功率周期和大di / dt周期是最重要的。不要低估测试模式分析电源完整性验证。测试模式可以通常有大迪/ dt和强耦合的包/板阻抗”。

和他最后的建议:“不要做出假设从以前的设计。每个芯片都是独特的功能,技术节点或目标市场的需求。仔细权衡,性能、可靠性和成本需要在设计周期的早期。可靠性故障由于EM, ESD和热都不能掉以轻心。采用simulation-driven电网设计和开始早期设计阶段避免意外。”

赵建议简化分析的一种方法。“一个强大的技术是为整个执行阻力分析死亡。之前你昂贵的仿真分析和动态红外下降,你只是做一个静态分析的所有网格电阻。所以,如果我有一个实例中间的死去,那么我可能想知道Vdd的有效电阻实例。它可以有多个港口和多个路径通过电压供应。我想找任何阈值的有效电阻违反规则。然后我可以进一步要求,实例,什么是我的最小阻力路径。如果我没有通过正确放置当前可能违反规则。通过不能维持一个小电流。这些问题可以确定相当早。”

有时候,正确的方法可能来自把颠倒的问题。“我们有客户故意设计网格,然后开始模拟时,“Ansys的Sarkar解释道。“当他们整理的数据他们看到热点在一百个不同的场景和识别那些他们需要修复。他们只固定。通过这样做,路由区域立即打开了。他们能够收敛在死亡时间和减少了5%的大小。更重要的是,他们减少了权力。现在他们不用路线越长电线和进入LVT结构因为时间不再是一个大问题。他们看到一个全面减少10%总功率作为附带的好处。过多的技术已经使用必须缩减为了弥补R增加路由”。

电网的发展不再是城堡的设计能够承受任何攻击,芯片可以提供。定义作为芯片的整体功能,功耗可以估计,这些信息用于战术设计最有效的动力输送网络。虽然总是被视为一种芯片的成本,其优化确保最低必要开销和增益可以提高芯片的其他方面。

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