SoC电网挑战

内的权力和耗散的热量消耗大soc最近收到了很多关注,但这只是问题的一部分。权力也必须可靠地交付到和周围的系统。这是越来越难,新节点添加到列表的挑战。

“如果我们构建芯片只有一个Vdd和Vss因此这不是一个很难估计当前需要处理转换,“说,首席技术官超音速。“这并不是说很难估计,基于包的特点,功率输出的电感特性网络(生产)包层次结构。所以你可以相对容易地计算你需要覆盖多少去耦电容。这是所有好理解。”

但这不再是可能的。泄漏与每一个新的节点电流增加,需要控制的电源关闭部分的设计被用于任何有用的目的。增加功率切换让生活更复杂。“现在我们有一个生产变化随着时间的推移,“Wingard补充道。“当我门力量的东西,我带走去耦电容和负载。这增加了额外的复杂性,可能给人民一个出其不意。它需要大量的额外的分析。”

这基本上意味着现在的生产设计。“老技术节点,生产设计是电力系统使用基于边缘的方法噪声、“Arvind Shanmugvel解释说,应用程序工程主管有限元分析软件。“设计师通常有一定余地芯片上的噪音,包噪声和噪声。这种基于边缘的方法很快就精疲力竭了更先进的技术节点,特别是由于降低操作电压和复杂的热量互动。”

所以在哪里开始?“电网有两个根本问题,”Jerry赵说,电力产品营销主管签收节奏。“第一个是电压降,这可能导致芯片逻辑上失败。第二个问题,变得更具挑战性,是电迁移(EM)规则集。新兴市场规则,再加上finFETs,正变得越来越复杂。还有更多的规则与铸造必须合格。”

虽然它仍然听起来可能很简单,Sudhakar Jilla,集团营销主任IC实现分工导师图形,列出了一些相关的复杂性:“更高的电流密度,退化EM限制,更高的电网阻抗,门密度增加,热耦合和升高的影响,(从平面到finFET) 3 d狭窄翅片结构和较低的导热系数在基质导致裂解炉燃烧陷阱,加上紧门距导致名义温度提高和较强的电磁影响。”

除了这些问题,使分析困难,有一些基本的与生产相关的设计决策,。Wingard提供关于如何处理涌入电流的一个例子。“更大的阻力较低的晶体管的力量似乎是更好的选择开关。允许我使用更多当地的去耦电容。然而,如果域是关闭了很长一段时间,重新激活了的时候,我必须负责所有内部寄生节点和。所需的电流是最高的在第一时刻,可以如此之高,超过了该电路会遇到在正常活动。所以生产设计交付,或导致可能意味着我遇到的电感电压下垂。虽然这并不是一个问题,本质上,可能还有其他电路试图以完整的频率运行,这意味着电源完整性的丧失。会导致路径放慢脚步,错过最后期限,这可能会导致不正确的功能。”

新的挑战
和许多设计问题一样,每一个新节点添加到列表的挑战。更大的几何图形,权力是分布在金属层越高,尺寸更大的地方。然而,“金属层的电阻率增加了由于电线的缩小,“Shanmugvel说。“这意味着更大的IR降。此外,金属和通过的寿命限制更小,导致更严厉的EM关闭。”

此外,新设备的复杂性。“FinFETs问题自动加热,热量传播通过设备的金属层,”赵说。“电线也可以产生热量由于电流通过它们。当温度上升时,他们限制减少,泄漏将会增加。”

通过还需要仔细控制。“你还需要到当地的织物,“Wingard说。“这意味着你必须决定有多少通过这层和层之间需要最终我不强调任何一个通过。”

“20 nm和下面,细胞rails正在路由双图案(DP)和自对准双模式(SADP)层,“导师的Jilla说。“他们可以有特殊的路由规则和更低的载流能力,会影响细胞在特定行。”

赵表示同意。“10 nm将第一代,甚至是权力,他们关心的是颜色模式。”

Jilla认为,这种传播的跨层的生产可能会有一些间接的好处。“你得到更多的分布式网络。而不是大条纹顶部两层,现在小网格层。这有助于缓解大电流通过堆叠通过上面的条纹的细胞行和可能导致的电流分布更为均衡。”

其他影响是隐式的。“在10纳米和7纳米,工作电压降低到500 mv范围之间有一层薄薄的误差功能和失败,“Shanmugvel补充道。“这相当于一线之间的过度设计和设计从设计师的角度来看。”

专注于电容
设计是实现预期的目标,以尽可能低的成本。“生产必须提供一个低阻抗的返回路径信号电流和维护适当的功能,“哼哼Hingarh说,负责工程的副总裁突触的设计。然后问题是开关噪声。“减少开关噪声,滤波电容通常是添加位置分布在不同地点的死。所以在设计必须选择de-caps的数量,它们的价值为电网保持良好的性能,和他们应该放在哪里?”

但即便如此,可能是一个棘手的设计决策。“脱钩可以提供局部电荷,可以帮助,但是它也可以导致芯片慢下来,”赵说。“去耦电容优化和权力过渡的因素,你要把电源开关和开关应该多大为了维持涌入电流。侵入电流可以5 x大于操作电流。

这很容易导致过度设计。Wingard列出了几个策略,可以用来控制这一点。“你不想生产有一个很大的电压差和低阻力在同一时间。在阶段你可以打开它,所以你一个域分解成十块,任何时候只有1/10的电容我试图提出在同一时间。现在高峰期收取那一刻小然后我打开下一个级联。这降低了峰值电流。第二个选项是使用加权晶体管宽度,首先你打开一些不太结实的晶体管更高的阻力。现在,而不是玩电容我耐玩。峰值电流会降低,当它已经一个合理的分数的方式我可以打开第二组功率晶体管的导通电阻较低。电压差更小。”

虽然克服了压力放置在生产,隐含成本是它现在花费的时间将需要设计的部分,所以降低芯片的整体操作。

只有一个成本性能。还有许多其他的直接和间接成本。“如果一个网格片尺寸设计不合理可能迅速失控,影响成本和上市时间,“Shanmugvel说。

也不会就此止步。“双模式密集生产层带来复杂的位置和路由需求导致额外的面积和成本惩罚,”明指出,产品营销经理的IC实现部门的导师。“由于限制IR /新兴市场需求,生产通常是均匀地分布在整个芯片,这可以把10%到20%的宝贵的路由资源。”

没有人能设计一个能量分布系统100%的效率。电网回家估计效率低于50%。权力是浪费在生成、分配、转换和有很多的能量浪费在执行函数没有任何有用的目的。

没有人设法计算的总效率SoC。一些权力将丢失互连,在功率开关和不是所有开关活动是有用的。这是除了功率泄漏,没有实际用处。唯一会的人猜的任何部分这是Alin Florea eSilicon包工程的高级经理。“我们试着设计生产消费在总功率预算的5%,”他说。

与芯片设计的许多方面一样,有权衡。“准确的模型和设计工具帮助设计师走昂贵的过多的和不可靠的在设计之间的细线,“草Reiter说,总统eda2ASIC咨询和ESD联盟的系统扩展委员会主席。不幸的是很少有设计工具来帮助解决这个问题,尽管分析工具正变得更加复杂。

第二部分本文讨论额外的并发症,面对那些思考2.5 d和3 d设计和提供建议的专家对如何处理一些生产折衷。
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