标签:EDA2ASIC

博客评论:9月23日
通过杰西·艾伦- 9月23日,2020 -评论:0

Arm的马修Mattina引入了一个方法来降低神经网络推理相结合的成本表示精度低和complexity-reducing Winograd变换,同时保持精度。节奏的保罗McLellan检查来自Nvidia的一些最大的机器学习系统,谷歌,和大脑呈现在最近热芯片。导师的罗宾Bornof……»阅读更多

填补缺口先进的包装
通过安Mutschler- 9月27日,2017 -评论:0

日益增长的困难更多的功能塞进一个SoC正在推动整个芯片行业考虑新的包装选项,是否这是一个更加复杂,SoC集成或某种类型的先进的包装,包括多个芯片。在这一领域的大部分工作到目前为止一直是高度定制的。但随着先进包装正面成为主流,差距也开始具有吸引力……»阅读更多

SoC设计电网
通过布莱恩•贝利8月11日,2016 -评论:0

为一个复杂的SoC设计电力网络已经成为产品的成功至关重要,但大多数芯片仍然使用老技术适合最新的制造技术,导致一个昂贵的,过度设计的产品。不仅是电力网络设计过大,但这几个连锁效应,影响区域,时间和力量。在第一个爸爸…»阅读更多

SoC电网挑战
通过布莱恩•贝利——7月14日,2016 -评论:7

内的权力和耗散的热量消耗大soc最近收到了很多关注,但这只是问题的一部分。权力也必须可靠地交付到和周围的系统。这是越来越难,新节点添加到列表的挑战。“如果我们构建芯片只有一个Vdd和Vss就不是……»阅读更多

堆死,第二阶段
通过埃德·斯珀林- 09年4月,2015 -评论:0

最初的炒作阶段[getkc id = " 82 " kc_name =“2.5 d”]似乎结束了。有多个产品在市场上开发或已经从Xilinx,阿尔特拉,思科,华为,IBM, AMD,所有关注更好的吞吐量在较短的距离与更好的收益和更低的权力。英特尔也紧跟潮流,说2.5 d将是至关重要的,延长[getkc id = " 74 "评论= " M…»阅读更多

是一堆死生态系统停滞不前?
通过安Mutschler- 12月18日,2014 -评论:2

现在普遍认为已经没有多少发生的采用为2.5 d插入器和3 d ICs。“似乎每个人都还在起跑线上等待比赛开始,“哈维尔DeLaCruz说,高级主管工程[getentity id = " 22242 " e_name = " eSilicon "]。“插入器组装和IP可用性有效地使用[getkc id = " 82 "评论= " 2.5 d IC……»阅读更多

2.5 d时间表进入重点
通过埃德·斯珀林- 10月23日,2014 -评论:0

经过多年的空头承诺,时间表(getkc id = " 82 " kc_name =“2.5 d”]进入更好的焦点。大中型芯片制造商,真正的硅正在开发,正在签署合同。这并不意味着所有的作品都是在地方或市场吸收曲棍球棒的脖子。,它也并不意味着半导体行业会……»阅读更多

专家在餐桌上:叠加的甲板上
通过埃德·斯珀林8月- 10,2012 -评论:0

由安Steffora Mutschler系统级设计坐下来讨论挑战3 d采用Samta邦萨尔,应用硅实现产品营销策略和市场发展节奏;凯里罗伯逊、产品营销总监导师图形;恋人Chandrasekar,技术人员在阿尔特拉在集成电路设计;总裁和草Reiter Eda2Asic咨询……»阅读更多

专家在餐桌上:叠加的甲板上
通过埃德·斯珀林- 7月26日,2012 -评论:0

由安Steffora Mutschler毫无疑问3 d堆积带来的挑战不仅从设计的角度来看,还在工具方面。EDA供应商已经工作超过几年stacked-die准备工具的设计。然而,如何顺利过渡是一个大问号。因为这种方法是新的,没有完全理解所有的挑战。虽然大多数艾德……»阅读更多

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