是一堆死生态系统停滞不前?

现在普遍认为已经没有多少发生的采用为2.5 d插入器和3 d ICs。

“似乎每个人都还在起跑线上等待比赛开始,“哈维尔DeLaCruz说,高级主管工程的eSilicon。“插入器总成和IP为有效地使用可用性2.5 d IC环境仍然是一个挑战。资格装配过程的数据非常有限,和足够的使用接口的IP,解锁一些技术的好处。一旦使用斜坡到批量生产,在性能和成本效率会有明显的益处。”

在那之前,然而,重点是公告从微米,三星和海力士混合内存数据集。

“这是非常关键的一步向前的价值主张三维集成电路当然,因为这些内存块3 d ICs,“总统说草Reiter 2 eda2asic咨询和Si2 3 d IC项目主管。“他们有一个逻辑层底部和多个记忆层上,并且可以给处理器带来了非常密切。同样,如果你看看NVIDIA设计(Pascal http://blogs.nvidia.com/blog/2014/03/25/gpu-roadmap-pascal/]他们中间有一个GPU和四个海力士内存数据集的处理器。”

他指出,在上周的3 d ASIP会议NVIDIA公司首席工程师阿洛克·古普塔说,公司被困在一个带宽之间的gpu和每秒370 gb的记忆。“与新设计的内存数据集,他们越来越每秒1 tb - 3 x跳在带宽方面与帕斯卡他们获得的图形处理能力。最重要的是,他们不仅是三倍的带宽,他们也这样做通过削减电力到三分之一,因为内存更接近于处理器。他们不浪费能源的I / o。他们是更好的带宽的双重效益,更好的图形在2016年批量生产的热身,同时节省电力,降低系统成本,因为它不需要风扇或散热。他们是提高性能,提高功率的减少。非常引人注目的,只是一个例子,这些内存块能做些什么来拆除内存墙每个系统设计师发誓。”

官方主要组装房屋公司,ASE,新科金朋Powertech在不同阶段的准备,但他们基本上都准备好了。这些企业正承受着巨大压力,因为之前提交一个重要制程程序2.5 d或3 d技术,他们建立一个评价单元的数量。他们必须确保作为外包半导体组装和测试他们可以让专业公司设计。

英特尔还其帽子扔到堆死环硅桥技术,。英特尔的方法包括一个CPU和内存的桥比硅插入器视为更便宜的解决方案,根据马克•波尔高级研究员和英特尔的流程架构和集成主管。“无论你是在谈论2.5 d或3 d,你添加额外的费用。”

该公司据说是开发一个单片存储器集成方案类似于三星,显示致力于3 d为单一的业务概念。

库尔特·舒勒,负责营销的副总裁Arteris晶圆厂生产的一面,活动测试偏差两模之间的物理意义,试图描述和更容易创建这些出类拔萃,但他们在处理权力,物理扩张和收缩的问题。

多长时间他们钉这一过程是任何人的猜测,还有业务仍需解决的问题。“如果你是一个记忆提供者和你卖达利克,你包他们很确定,当你给他们地方他们不会开裂,他们要工作。但是现在[2.5 / 3 d]你要船死其他一些公司,他们将堆栈上的客户的死亡。谁负责什么?主要的铸造厂想承担这个责任吗?你可能会认为他们将会明显的党派,鉴于卷的铸造厂,这将是一个很好的渠道记忆。”

舒勒指出,最初的想法是,第三方包装公司将成为这个领域的专家,但这需要太多的资金和承担太多责任处理。在这一点上,台积电似乎是最好的选择。

已知的好死的问题依然存在
测试主管史蒂夫•接线盒产品营销导师图形同意有一些大问题是在制造业方面,但他说没有真正的logic-on-logic叠加引人注目的事件。“技术解决方案,但我们没有看到拉。”

然而,不断被讨论的问题是已知的好死。“即使在3 d已知的好死之前已经进行讨论,“接线盒说。“多少测试你在晶圆级而不是你做了什么在包中,无论是2.5或3 d包?3 d的敏感性有所不同,因为你叠加多个死亡和总收率的问题是更重要的。包的成本是更重要的。绝对是一个推动将已知有3 d-ic死去。花更多的时间在晶圆级别的成本变得更加引人注目。当人们开始做3 d你一定会看到一个远离“可能好死”到“好死。“我们已经看到一个朝着好的死为特定应用领域,尽管缺乏3 d-automotive尤其是。质量上有更大的推力现在汽车行业,这是爆炸。”

他指出,每百万的关键指标是缺陷。“你可以认为可以实现在包级别,但仍然有成本效益做更多的质量在晶圆级测试。在某种程度上,这是扫清道路的3 d时变得更加流行,因为人们已经倾向于高质量好多了断层模型,cell-aware技术,在晶片做更多的测试来获得更好的质量。我们看到越来越多对I / O在晶片,利用嵌入式技术进行I / O测试泄漏缺陷和其他的缺陷你只发现在最终的方案。绝对是一个趋势,方向和汽车/安全性至关重要的推动,将使它更容易当3 d成为现实。”

Open-Silicon等设计公司,明天2.5 d和3 d可能成为现实,因为公司已经完成实现。它甚至展示了2.5 d演示在最后手臂TechCon芯片,根据Radhakrishnan Pasirajan,硅的工程副总裁Open-Silicon。

“如果你看看生态系统构建2.5 d,我们准备部署,对任何客户要求2.5 d实现的设计,“Pasirajan说。“到目前为止,从客户方面没有具体要求,没有要求,尽管我们有能力。我们还没有完成一个客户实现,但我们花了一年多的时间想出这个解决方案完全从前端架构设计开始,一直到包装和建立一个演示,演示的概念。主要涉及模具设计,特别是已知的好死的实现,以确保模具有适当的microbumps位于插入器,和插入器设计照顾inter-die沟通对于一个给定的数据速率,然后规划tsv确保插入器最终连接到相当于死疙瘩。然后包装。”

每一条实现的难题已经解决了,他的团队,他补充说。

一项复杂的任务
实现需要至少分成三部分。一个是已知的好死实现和确保它确实是一个好死。这里,必要的钩子为死在晶圆级测试需要实现这样当模具出来的晶片可以验证一个好死。第二,插入器设计必须以这样一种方式占die-to-die接口。

“当你做到这一点,你不需要设计一个死,因为它最终将被打包,“Pasirajan说。“所有的die-to-die交互需要处理有点不同。除了那些死去的连接通过插入器的tsv包,还有其他的连接需要两死确保模具之间的交流。这是用自定义I / o。第三部分是把这些死在插入器,测试它的能力在这一水平,当我们把它在包。不过,我们需要包级测试和文明程度测试。这些要求当我们去做一个总2.5 d的解决方案。”

Open-Silicon认为3 d技术更适合于均匀的应用程序,但在ASIC世界工程团队要集成射频、模拟与数字加上摩尔定律的放缓,他们押注2.5 d是最好的技术能够集成异构的芯片。

悬而未决的问题
为什么没有更多的设计使用堆死的方法?答案是,它发生在口袋里。市场真正的垂直起飞,不过,要广泛得多。

“需求需要被视为一个主要压实技术,也作为一个可靠的解决方案,”Pasirajan说。“很大程度上你看那些想要建立一个解决方案ASIC作为系统的一部分——一个单芯片解决方案,一切被放入模具。当模具压实达到极限,这些原因人们会使用2.5 d。”

英特尔的波尔看到一个潜在的转折点低功耗移动内存数据集和高带宽内存等空间技术,这些都是来市场更快。

和导师的接线盒预测,当半导体行业推到较低的节点,可能叠加技术——尤其是2.5 d /插入器——更有吸引力,因为将会有更高的需求混合技术从不同的流程节点在一个单一的产品。”产生在这些低成本节点不是扩展,所以只是有意义把批判功能的节点和一切保持在较高的节点。”

一旦节点16/14nm和10 nm节点成为越来越普遍,他希望看到一些与28 nm制程设备堆积。但也有一个完整的设计生态系统,需要接受这些方法2.5 / 3 d。这将在本系列的第2部分中加以解决。

额外的资源:
Si2主题从上周的3 d IC会议。

Open-Silicon纸在手臂Techcon 2014。