填补缺口先进的包装

日益增长的困难更多的功能塞进一个SoC正在推动整个芯片行业考虑新的包装选项,是否这是一个更加复杂,SoC集成或某种类型的先进的包装,包括多个芯片。

在这一领域的大部分工作到目前为止一直是高度定制的。但随着先进包装正面成为主流,差距也开始出现。

“集成电路包装取得了举世瞩目的进步在过去十年,但是今天IC封装的复杂性可以处理相当有限,“草Reiter说,总统的eda2asic咨询。“当我们看到更多的价值创造转向包和包和硅之间的合作,我们跑到头疼,因为没有这样的东西作为一个die-package合作设计流程。很难满足信息从硅世界到包装,甚至更难获得来自世界包装反馈信息到硅世界co-optimize这两个域。”

图1:超过摩尔。来源:节奏

要想成功,包装必须接近PPA摩尔定律扩展提供的好处,和更快的上市时间的好处。

”但作为工程团队将这些multi-die异构设计在一起,他们正越来越多的包装更多的内容到一个包,”基思·费尔顿说,产品营销经理导师,西门子业务。“在纸上它很有意义。你可以混合技术节点,过程,你可以放在一起完全不同的芯片不同的函数,用插入器结合成一个包,然后你基本上有一个非常好的功能子系统是一样有效的如果你可以在一个SoC。理论上这是接近SoC性能和更低的成本和风险。面积多一点,这是一个有点胖的高度,但他们今天所做的。”

和我们的想法是有点无处不在。“即使英特尔下了“古典”摩尔定律smaller-smaller-smaller算法,因为这些东西只是没有工作,”大卫说公园,全球市场营销副总裁最优+。“他们所做的他们开始multi-chip包,multi-chip模块,因为它是容易得多比试图把一切说28 nm。“数字逻辑我们将在28 nm,但是让我们把模拟在45纳米材料因为工作得很好,我们会连接在衬底。”这就是人们在摩尔定律得到的东西——他们通过某种坚持多条硅在一起插入器。他们是如何结合的小特征尺寸的有益的和更大的特征尺寸,提供了一个更高层次的鲁棒性和质量。”

图2:英特尔EMIB方法。来源:英特尔

集成的差距
在详细设计和布局的一部分过程是相当的了解,但这不是那么容易把芯片放在一起插入器和连接所有的正确方式。“通常是过去在纸上和著名的撞球电子表格,每个人都在谈论,这是这个过程的同义词,”费尔顿说。“但这是静态文档。这些并不是真正的设计工具。他们不帮你看看权衡。他们不会给你任何的反馈是否你连接不正确的事情。他们仅仅是文档所做的你为了提供给别人,所以他们是一个静态的文档和真的行不通。虽然看起来不错,它可能不是函数从一个信号完整性的角度或从热分析的观点。”

验证设计一旦完成了物理布局增加了另一个潜在的雷区。如果一个错误是如何连接逻辑在一开始,当你到达最终的设计阶段和验证过程中发现一个问题,这需要大量的返工。“这是非常困难的,如果你能锁定在时间与铸造或OSAT,”费尔顿说。“你会错过一个槽的生产计划。”

为了避免这些问题,一些设计团队已经开始专注于创建前期设计的原型系统level-basically创建一个整个设计的数字模型。从顶部,让他们跟踪导死一直到包球或甚至到印刷电路板上,以及进行设计更改的模型,该模型可以模拟工具。但结合数据,还可以从许多别的来源建立一个逻辑的原型整个包组装不是一件小事情。

“即使你是王智立公司设计的所有芯片进入设备,”费尔顿说。“你可能得到一个内存堆栈或内存数据集从某人,你也许使用处理器设计自己或一个单片机,然后你使用其他现成的设备。通常你需要诸如Verilog网表,你需要某种形式的足迹模型的其他死亡,通常作为物理足迹GDS提供。你可能得到一个香料网表或Verilog顶级网表,但你必须缝合所有的在一起,确保您已经正确地缝合在一起。”

进一步,布局与原理验证必须完成这个物理数字模型的逻辑模型组合的个人设备。

一旦创建了模型验证和验证逻辑正确,可以开始权衡如何死应该packaged-side,垂直,应该使用什么类型的包和互连。

“有些人试图使用原理图捕获,”费尔顿说。“他们试图画符号代表死亡,他们试图导入Verilog网表的身体死去。然后连接外部端口上。你带来另一个层面的风险正确连接不正确的东西。这是极其危险的。好处可能是图中可以看到这个东西示意图,这对于工程师非常有用。但齐心协力的风险数据的不同部分,连接正确,然后把他们从有大量的风险。他们经常发现,当他们进入物理设计一个lv的错误,所以他们必须回去试着调试错误来自哪里。是一个不正确的Verilog网表,最初,还是Verilog端口映射得到错误的原理是什么时候建成的?人们试图用图表但它没有提供任何物理理解,问题是如何在3 d,因为它是平的,静态的。”

人的因素
有说服力的设计工程师使用新方法并不容易,。

“如果你看了我们的客户今天,我想说30%是试图(使用新方法),但它是一个根本性的改变在设计过程和设计流,”费尔顿说。“首先,你必须把这些设计师认为,这可能需要时间。他们知道如何做了。他们知道这不是理想的,但它的工作原理。随时和他们知道他们必须改变,它只是带来更大的风险,所以他们往后推,直到他们拨或有一个灾难性的失败。”

也是,设计和包装团队经常为不同级别的管理工作。团队常常人为拉到一个组,这并不总是很好地工作,因为人组经常在全球地理上分散。这里的关键是能够安全地来回传递的设计变更和模型。

很多公司的方式可以采用这种方法不是通过迫使他们的团队削减定位或在相同的结构层次的管理,而是能够定义一个更好,更智能的数据交换过程。这可以归结为产品生命周期管理的所有数据。

“SoC集成电路方面设计谱,我们喜欢说这是一个幸福的大家庭,约翰·弗格森说技术销售工程师在导师。“但在现实中不是这样的。有很多沟通问题。我们有一些设计团队将致力于不同的IP块,同时其他人一起努力如何连接这些IPs SoC。甚至最好的意图,它永远不会是100%正确的,很大程度上是因为他们是自治团队。他们一起在一开始,他们工作的规范,每个人都似乎在董事会和认为他们正在做他们同意。但之后你会发现有一些误解。我不认为它会真正改变。总是会有谁做什么之间的不连续,谁负责什么,是如何传达。”

图3:现有流程先进包装。来源:节奏

随着先进的包装的发展变得更加困难。

“项目越大就越难让人们一起工作,”说杰夫•泰特的首席执行官Flex Logix。“单芯片设计团队可以数百人,和包装的人可能不同的地板上或在另一个建筑或在另一个城市。所以密切合作的能力是一切变得如此之大,所以专业。总有受益于职能团队紧密合作。只是很难做到,因为团队太大了。当你有一个建筑的500人来说,你不能接近。有些是接近和其他多个层分开。它只是一个组织与大团队挑战你。”

不过,可能会改变。集成电路包装和产品管理总监约翰•公园跨平台解决方案节奏芯片设计团队说,包装设计团队,甚至董事会设计团队已经开始更密切的合作。他说这是真正的大型半导体公司在过去的七、八年。

他们大多做什么直到最近是没有EDA工具一起工作,分享Microsoft Visio图纸、幻灯片、Excel电子表格、电子邮件和白板图纸在非正式的合作设计流。

“但至少他们认识到他们不能设计一个芯片,把它扔在墙上包装设计团队,让他们处理任何问题,然后扔在墙上设计团队,”帕克说“所有的大男孩已经意识到再也不会飞了。实际上,英特尔做了一个纸大约七、八年前的一次会议上表示,他们使用这种方法,这导致他们包成本是高于他们的芯片成本。显然,杀了这个项目。英特尔一直是这一趋势的早期采用者,许多业内人士称之为“寻路,”即芯片和包的人,甚至董事会在过程的早期人们开始工作的芯片,同时应该有针对性的规划出包技术。”

展望未来,兴趣和采用3 d堆叠势必将值添加到半导体系统方程和EDA创新提供机会包括智能分区的能力在3 d堆栈,派克说。“不仅仅是规划一个芯片在一个技术。它能够做一些聪明的平面布置图三个芯片一个堆栈,以找出哪些块应该位于堆栈,芯片的基于它产生多少热量,对电气性能等。这是一个有价值的地方。就像引进一个芯片的RTL描述,但能够目标两个芯片三个芯片位于垂直堆栈。”

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