3 d-socs;3 d-ics;混合焊接标准。
3 d-socs
在本周的IEEE国际电子设备会议(IEDM),大量的企业、研发机构和大学提出论文的最新和最伟大的技术。
IEDM的主题之一是先进的包装,技术使IC供应商提高芯片的性能。高级形式的包装还支持新的类3 d芯片架构。
例如,在IEDM Imec发表了一篇论文“3 d-soc集成,超出2.5 d chiplets”。3 d-socs是一种改善系统的性能。
传统上,预先设计,供应商将开发一个系统级芯片(SoC)和集成更多的功能在每一代人在设备上。但这是在每个将变得更加困难和昂贵。尽管这种方法仍然是一个新设计的选项,chiplets承诺成为下一个大事件。
chiplets,芯片制造商可能模块化死于库的一个菜单。客户可以混搭chiplets和集成在一个现有的包类型或新架构。在这些体系结构,模具使用各种die-to-die互联相连。
例如,内存堆栈是通过一个接口总线连接到处理器芯片。但接口很容易延迟,防止芯片之间的快速访问。
有一个解决方案。在设计方面,3 d-soc需要共同设计战略与新的EDA工具,根据Imec。然后,在制造业方面,薄片混合成键用于启用快到互联,根据研发组织。
针对10μm球下面,混合使用小copper-to-copper连接键连接死于包。它提供了更多的互连密度,使类3 d包和先进的内存块。但混合粘结在工厂还增加了一些挑战。
3 d-soc集成,memory logic分区可以使用直接和较短的互联,实现根据Imec。摘要Imec证明3 d-soc设计与记忆的一个优化的实现宏在前模模底部和剩余的逻辑——导致更高的工作频率40%相比,二维设计。两个死连接使用低温薄片焊接技术。
“在设计方面,3 d-soc合作设计逻辑和内存分区策略是必要的。这需要专门的电子设计自动化(EDA)工具,可以同时处理这两款设计,使用自动化工具对系统分区和3 d place-and-route期间关键路径优化。通过我们与节奏的合作,我们可以访问这些高度先进的工具,“说Dragomir Milojevic,首席科学家Imec和大学(Universite libre de Bruxelles)教授。
3 d-ics混合焊接标准
IEDM,因特尔发表了一篇论文,说它开发的几个测试芯片使用铜混合成键。与此同时,英特尔还呼吁建立新的行业标准和测试程序,使混合粘结chiplet生态系统。
除了混合粘结,英特尔论文在IEDM其他技术。使用混合成键,与此同时,英特尔开发了一个3 d-ic测试芯片,栈SRAM死在SRAM基地死。这反过来会创建一个3 d SRAM。死连接使用混合成键。
在基本混合键流,处理晶片然后金属垫表面凹陷的部分。表面是平面型,然后激活。
一个单独的晶片经历类似的过程。晶片结合使用一个两步过程。dielectric-to-dielectric债券,紧随其后的是一个与金属连接。
“混合键使互联密度与单片互联提出了许多新的架构。我们回顾了设计、晶片加工和组装需求,使混合粘结在英特尔的过程。过程开发兼容未来英特尔流程。我们强调的一些设计、工艺和装配的挑战和我们的解决方案来解决这些问题,”资深首席工程师说,阿德尔Elsherbini英特尔,论文的主要作者。别人为工作做出了贡献。
在同一篇论文中,英特尔解决其他关键问题和混合成键。“有许多新的挑战,需要解决和新标准开发。例如,测试在微细极具挑战性和小说等测试技术和标准是必要的。此外,与焊接组装,混合成键需要几个额外的新要求粘结层,和死亡属性如平坦,处理温度和宽容。这需要新标准,使混合粘结chiplet生态系统,这样chiplets从几个铸造厂和流程节点可能相互聚集,”Elsherbini说。
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