2.5 d涌入SoC的设计

十年前大芯片制造商预测,下一个前沿为SoC架构将z轴,提高吞吐量和性能,加入了第三个维度在记忆减少交通堵塞,减少所需的能量来驱动信号。

显而易见这是为移动设备应用处理器市场,第一个公司跳上堆死潮流是大公司为大容量设备开发测试芯片。这是关于去年严重声明涉及堆叠的方向,任何人听到死几年。

这些天明显是什么芯片制造商是堆放不消失,但它的意味正在发生改变。台积电和三星据说是在前进2.5 d和三维集成电路根据多个业内人士,和GlobalFoundries继续在这个区域工作方向,将大赚一笔收购IBM的半导体装置。

“这是仍然非常肯定我们的一些客户的极限运动,”杰姆戴维斯说,手臂研究员和副总统。“这看起来很令人兴奋,这可能是有人谁这个正确的做出一些重大的飞跃。不过,有一些物理规则在这。如果你能减少设备和内存之间的功率耗散,或如果你有多个芯片,他们消失在他们之间很多。如果你有一个芯片和记忆,越接近你可以得到这些东西,他们会越快越少他们将使用。这里的圣杯。有很多技术,我们看到人们看使用。”

满3 d堆叠在矽通过了一些内存空间,尤其是在微米和三星的支持下的混合内存数据集。但真正的增长这些天来了2.5 d配置使用一个“死在硅插入器”的方法,它利用插入器的衬底其他组件的添加,和一定程度上的插入器连接异构和均匀的死亡。通常这些包正在开发许多不到10000辆,但有足够的设计变成生产芯片问题这种方法是否会生存变得毫无意义。

“人们正变得更加适应这种技术,”罗伯特·帕蒂说Tezzaron首席技术官。“硅插入器更容易获得。你可以让他们从铸造厂。我们构建它们。现在有一些工厂建在中国制造他们。”

相对成本
的一个关键因素在这种包装方法有吸引力的降价是插入器技术。初始报价几年前从1美元的主要代工厂范围小的插入器。价格已经下降到1到2美分每平方毫米插入器死。

“这是现在PCB-equivalent定价,”帕蒂说。“这只是用于mil /航空,但是我们看到这些在更为温和的数字。他们在批量生产数百数千到数万。我们让人们看看这个高端磁盘驱动器。长在低处的水果在这个领域与逻辑高带宽的记忆。重点是高带宽,权力出现。”

是什么不太清楚是否插入器,如英特尔Multi-die互连线的桥,这是提供给公司的14 nm铸造客户,和有机插入器,更为灵活,但在这一点上更贵,将价格竞争与硅插入器的方法。

但成本是一个相关名词,当然不只是局限于插入器的成本。半导体行业倾向于关注价格变化非常狭窄段,如光掩模,而忽略设计到生产的总成本。这是如此finFETs,重点是降低泄漏电流而不是大热行为的变化,尤其是在10纳米。

HiSilicon技术,设计生产2.5 d芯片华为,提交了一份技术论文IEEE国际可靠性物理研讨会,侧重于局部热影响4月(LTE),它可以影响从电迁移芯片老化。本文确定了热俘获行为的一个重大问题与finFETs高级节点,说finFET电路的平均温度低是由于泄漏少,但“温度变化更大,有些地方热点可能经验非常高的自热。”

规划LTE并不总是直截了当。它可以影响函数本质上是谁使用设备和他们在做什么——硅功能的布局方式。它可以被完整的3 d包装变得更糟,因为热热点可能转变取决于打开,黑暗,以及导电部分的芯片。

“问题是热迁移热点,”诺曼Chang说,副总裁和高级产品策略师有限元分析软件。“3 d发布会上展示了一个公司动态随机存取记忆体堆栈的SoC。热点在芯片的中心平面时,但是一旦DRAM添加上,热点转移到右上角。所以最大的问题是你如何控制热迁移。”

Chang说,2.5 d与平面结构的热梯度,保持75%的硅黑任何一次对权力的约束通常保持冷静足以避免问题。

上市时间
成本是一个考虑的时间设计和制造堆死,。最初的承诺之一堆叠die-particularly 2.5 d,上市时间将比一个平面SoC更快,因为并不是所有东西都是发达国家在同一流程节点。这并没有被证明是如此。

“周转时间长,”布兰登说,工程集团董事节奏。“如果今天你打开手机,看看里面是什么,到处都是芯片。需要胶水逻辑,因此,与新一代公司看看他们如何摆脱。与硅插入器可以满足芯片到套接字更容易。它需要更长的时间,但是它能帮助人们赢得套接字。”

有帮助的一件事是异构2.5 d市场足够成熟设计团队有什么可行,什么不历史。随着时间的推移,工程师越来越熟悉设计方法,它往往加速。同样的趋势是可观察到的双模式和finFETs的初始实现更耗费时间比当前批的设计。是否会超过pre-characterized IP平面芯片是一个有争议的问题。不过,至少的差距正在缩小。

但也有一些独特的优点在布局方面,特别是对网络和数据通信的应用程序。虽然设计可能不是更快的在这一点上,他们是更干净。

“复杂时间序列和交叉点控制2.5 d出现的真正好处,”王说。“交叉点是一个信号,穿过I / O点,和艰难的交叉点是数据拥塞。通过垂直您提供另一个维度交叉桥。”

测试2.5 d包已经被证明是简单,。全3 d logic-on-logic测试需要一个高度复杂的测试策略,由Imec概述了过去。最近,推动内存堆栈逻辑导致了其他方法。但2.5 d一直是一个重要的调整现有的工具来处理插入器层。

“你仍然可以做快速I / O并行扫描链和运行测试,所以没有一个大型的测试时间,“说史蒂文插座,产品营销测试主管导师图形。“你可以访问更容易死亡。唯一的并发症是与互连,作为MCM的差不多(multi-chip模块)。这是很好理解。”

现实的检验
而堆死将慢慢成为主流,边缘有许多其他技术,可以改善其收养或减缓下来。全耗尽SOI就是这样一种技术,特别是在22 nm和下面,性能明显高于在28 nm和工作电压可以在电压低于16/14nm finFETs。

东航Leti一,豪赌三大技术领域:FD-SOI, 2.5 d,和单片3 d Leti CEO Marie-Noelle Semeria。“我们看到市场在两个方面。一个将数据存储、服务器和消费者,这将需要高性能。这将是一个需求(和2.5 d和3 d)的机会。另一个市场是物联网的广阔的市场,还需要更好的定义。将包括汽车和自动驾驶市场、医疗设备和衣物。你需要技术具有很好的性能,低功耗和低成本。FD-SOI能回答这个市场。”

其他人确信堆死,特别是2.5 d,可以进一步下游成本下降和更多的公司是舒适的处理技术。

“现在,2.5 d是在服务器和数据中心级别,它肯定会在更多的服务器随着时间的推移,”伊利Tsern说内存产品集团的副总裁Rambus。“但我们也看到它未来制造成本下降,产量会增加。”

这当然是明显在EDA工具层面,公司在哪里做的比过去更多的建筑探索。但这是否意味着更多的2.5维或三维设计,以及如何迅速发生了转变,是任何人的猜测。

“现在有兴趣探索多个架构可能会改变整体的设计,“Anand艾耶说,低功率平台的营销总监Calypto。“人问最大的问题是你如何节省电力,保持相同的性能水平。2.5 d是一种减少权力,这是一个很多人都舒服。反水雷舰存在在此之前,人们很熟悉他们。我们正在看到新的需求是如何更准确地模拟峰值功率。有更多的问题介绍了如果电源完整性不好。”

艾耶说,在上一代,I / O倾向于孤立的力量。在高级节点和更多的通信设备,电源完整性已成为一个挑战。2.5 d是影响帮助最小化的一种方法,但不是唯一的方法。