重新思考记忆

获取数据的内存和处理器的速度和效率同样重要,但多年来设计团队设法避开这个问题,因为它是更快、更简单、更廉价来提高处理器的时钟频率与一种蛮力的方法。工作好足够的前90海里,并添加更多的内核以较低的时钟速度的差距从65海里。

在那之后,选择的解决方案包静态存储器在处理器。事实上,一些soc现在80%的记忆,这不是最有效的方法来设计芯片。首先,它把责任放在操作系统、中间件和嵌入式软件团队整合的数据流,让它所有的工作。尽管这种方法已经被测试和market-proven,也开始失去动力。

在最初的挑战面前,让芯片制造商重新得到数据的内存更有效率,但随着一些新的障碍和选择:

•同时计划缩减晶体管小5纳米,甚至3海里,大问题区域互联,电线,和变薄栅氧化物。电阻/电容延迟,以及由此产生的热影响,电迁移、电磁干扰、静电放电越来越耗时和昂贵的处理。
•核心的数量继续增长,但大多数人仍然黑暗大部分时间因为软件仍不能有效parallelized-a问题困扰计算机科学50多年了。因此,更多的处理是分布在芯片,因为函数专用处理器如dsp硬件加速器使用更少的能量比通用处理器,和记忆被分散在芯片。
•扇出和商业化2.5 d方法是允许添加内存芯片制造商重新思考和Z轴,和新的内存类型提供新的选项来平衡成本,性能和数据可靠性。

所有这些点一些,而明显改变工程团队是如何接近内存问题和如何解决这些问题。

“有一个经典的SRAM存储层次动态随机存取记忆体闪存硬盘,工作了很长一段时间,”罗伯•艾特肯说手臂的家伙。“计算机体系结构演化与此,软件演化和行为。现在有新形式的内存和内存访问的新方法。所以与磁记忆,如果你使用它只有当内存,性能好。但是你也可以用它来做一些有趣的事情,比如节省泄漏SRAM的力量和DRAM的有功功率。和更复杂的系统,有各种各样的选择。”

这不仅仅是改变了一种类型的内存和取代它与另一个。这是一个系统级的变化影响从建筑布局到许多身体和距离的影响,添加新的接口和改变访问数据的速度和力量的数量需要实现它。

“混合记忆立方体是一堆DRAM,但行为方式与传统DRAM,”艾特肯说。“这改变了核心与内存交互。我们看到在我们的单线程性能的研究并不系统性能的决定性因素。获取数据的记忆是至关重要的。”

可变性高级节点
这是混合了大量的因素,从二阶效应升级到一阶效应。其中包括过程变异,通常定义为偏离名义规格在制造过程中。虽然相对轻松地处理了EDA工具多年来,每个新节点的问题越来越严重,现在影响记忆。

思帕诗米塔尔,橡树岭国家实验室的博士后研究员,说最常见的一种方法处理过程变异在内存冗余。但他指出,在所有类型的memory-SRAM恶化,影响DRAM,嵌入式DRAM和非易失性memory-particularly电压是拒绝了保存在移动设备的电池寿命,或降低能源费用在大的数据中心。

NVM,例如,你有一个预期它将如何工作,你认为标准的变化,”米塔尔说。“但是如果你降低电压,过程变化更加明显。”

米塔尔映射变异影响整个设计过程,从多核堆死,从低功耗高性能的设计。整个设计谱的影响意义重大。在DRAM,举个例子,他说有多少时间的变化将保留数据块前失去电荷,以及影响一个内存块与另一个。“一个可能10纳秒的延迟,而另一个可能的延迟8纳秒。”(查看米塔尔的研究论文,点击在这里。章节5.2到5.4处理过程变化对记忆的影响。)

性能和功率
内存性能的关键指标之一是吞吐量。不过,这并非一个简单的测量。拥堵在布局,从多个核心内存争用,不同的读/写的速度都可以毁坏的吞吐量。所以可以调用的数量之间来回内存和处理器或多级缓存,记忆也确定多大的权力是由这些组件使用。

这种复杂性加剧了越来越多的选择涉及到不同的内存和处理器配置,优先级和调度这些记忆习惯,无论他们是在相同的死,off-die,或off-die同一个包,最大电压。权力可以影响吞吐量。

“你有一个主要的可能性影响的体系结构和集成各种IP块,”史蒂文说哇,解决方案营销的副总裁Rambus。“你可以与很多很多处理器缓存,或者你可以使用更小的死,更多的处理器、和更高的内存。对于低功率的社区,您想看看权力是被浪费的地方。长距离移动数据是浪费的,这就是为什么在电话你看到记忆位于处理器非常接近。”

的主要位置的力量消散在记忆核心,位在哪里写和检索。权力是在传输数据,从这些核心,和过去的一种常见方法提高吞吐量只是把权力。不起作用了,因为它将把芯片,这就是为什么有这么多集中在平面设计的流水线,和插入器在矽systems-in-package通过。但所有这一切连锁反应,扩展超出了内存。

”之类的宽的I / O,而不是几线在高速你使用大量的电线在较低速度,”Woo说。“你获得更好的性能特点。我们正在见证的是物理设计信封正在改变。它不再是孤立地设计。包装是改变,改变其他的东西。tsv改变到价值链和后发展出的方式出售。当他们装配的时候,有许多其他的问题,例如,它可以变坏,在装配是否坏了。包装更改球员之间的关系。有建立方法确定出了什么问题,但现在这些信号可能无法访问。这就像一个巨大的方程。 When the benefits outweigh the cost of assembly, test and manufacturing, then people adopt it.”

权衡的问题
采用取决于多种因素,但是只有那么多公司开这些changes-fewer consolidation-while有一长串的选项。在大多数情况下,内存的设计可以被塑造成几乎任何的设计约束。而90%的设计团队使用标准铸造一些细胞,在高度power-sensitive应用他们可以开发自己的,使用偏置或双rails限制能耗。

“大问题首先是将芯片和多少多少内存将片外,“卢Ternullo说,产品营销总监IP组节奏。“DRAM的家伙一直集中在你需要的时候,打开时什么。的进行与频率扩展到现在的SoC。所以你与视频应用程序可能后台计算,和动态电压频率扩展你仍然可以以较低的速度访问它。另外,你可能不需要一些数据,和一些你可能不需要。您可以构建智能控制器,如果你不去看100年的数据周期,你可以关闭一些记忆。”

但这吞吐量做什么呢?有足够的带宽为数据自由流动的记忆?这些设计团队被要求更频繁的问题。在过去,内存子系统是一个几乎固定的元素。越来越被视为另一个旋钮,这就是为什么有这么多的注意力放在内存控制器。

“如果你让一个记忆系统更快,这并不意味着你一定可以使用它,”Ternullo说。“问题是如何有效地从内存控制器可以访问数据。这是一个更多的原因系统公司正在向高端建模。RTL只能运行流量分析。使用事务级建模,您可以在系统开始运行代码并了解如何访问DRAM。当你增加频率(CV²F),动态功率增加。现在你必须问题是否需要运行的性能。在DDR的世界里,有两个组件效率和数据率。你最好在1 ghz或50%与100%的效率效率2 ghz ?”

产品营销经理Prasad Saggurti嵌入式内存IPSynopsys对此,表示赞同:“我们看到外部内存管理单元即使对于片上内存使用。架构师知道内存的访问模式,他们知道如何写和读,这允许他们构建智能控制器,在那里他们可以空间或本地化读和写。这不是整个内存操作。剩下的在低漏电流状态。我们建立这样的回忆过去。他们往往是网络公司或离散,在读写落入一个特定的模式。缓存控制器往往做这样一份工作,也是。”

Saggurti指出,另一个趋势是为内存重用电路在低电压。“所以一些细胞部分和边缘部分是不同的。外围可以运行在一个较低的电压比细胞。我们看到越来越多的顾客。他们不是牺牲一些细胞,但它们运行在一个较低的电压没有电压运行rails整个芯片。”

记忆本身可以定制。

“我们看到越来越多的定制的记忆几乎每一个芯片,”Mike Gianfagna说,负责营销的副总裁eSilicon。“在一个芯片上有成千上万的内存块。通常,你会发现约10%在关键路径,导致瓶颈。如果你想减少权力,你必须拿出一些记忆和定制你所拥有的。但你不能只买现成的。我们看到更多的2.5 d人们看需要哪些内存块,应用程序将用于什么,有什么用途。可以优化,通过玩一些细胞或减少功能。也许你改变单元格大小。如果你仔细想想,疯狂的逻辑进行了优化以提高性能。大多数人不考虑优化内存,但如果你能拿出10%或15%的力量,这是一个非常大的交易。”

结论
所有的这只触及到了问题的表面可以用内存架构。有各种信号的方法,包括一些正在一眼,如光学死在一个包之间的沟通。位的布局方式有不同的选项中的记忆,。

此外,还有研究正在改变导线的电阻/电容和电感的针在一个设备,更多的工作在公共汽车上,III-V正在开发来提高电子的流动通过互联。除此之外,还有工作进行到如何结构化数据本身,这对大数据的处理尤为重要。

“我们看到朝near-data处理,数据集是如此巨大,以至于便宜移动处理器比数据更接近的数据处理器,“说Rambus吸引。”还有一个最小化数据通过语义感知运动,你理解的结构数据和你走在内存中做对的列表和一个FPGA而不是回到Xeon处理器。”

不过,清楚什么是内存不再仅仅是一个清单在任何先进的设计项目。现在设计不可分割的一部分,它可以调整,弯曲和扭曲的方式在很大程度上被忽略过去来提高性能,减少权力,创造差异化。