确保异构设计工作

爆炸的各种类型的处理器和局部记忆芯片上或在一个包,使其更加难以验证和测试这些设备,并签署与信心。

除了时间和时钟域交叉问题,变得更难以处理的复杂的芯片,一些新设备包括人工智能,机器学习或深度学习。因此,芯片将开始学习独特的行为,因为它开始训练数据应用到一个特定的用例。这些芯片也可以更新空气,如汽车或IoT-based设计的情况。

“有很多应用程序异构计算,包括人工智能和机器学习,5克、传感器融合和高性能计算”,总裁兼首席执行官Raik Brinkmann说OneSpin解决方案。“你想算法映射到硬件,这是做今天的云。但是你不能去云没有解决延迟后,性能和权力。与集成电路完整性也有问题,除此之外的功能安全。所以最大的问题是你如何解决所有的设计流程。你实现它在一些可编程结构和异构平台或者你做它吗?当你确认这个,你做一个自底向上的度量分析与灵活的代码覆盖或你使用自顶向下的方法吗?”

所有这些引发了一系列新的挑战。打交道,而不是一个单一的计算元素和记忆,验证和测试越来越包括可编程和不可编程硬件、固件和一个复杂的软件栈,影响从安全控制逻辑。

“我们从来没有见过如此规模的异质性,”亚当·谢尔说,集团营销总监节奏。“你处理异构计算环境开始,然后是设计本身是异构的。现在你有不同的记忆,人工智能和机器学习参数,广泛的知识产权,包括传统IP块,一个全新的特征和多个处理器。直接模拟使用UVM测试样式不起作用了。”

在某些情况下,这需要不同的工具,但是真正的挑战是在方法和流程,以及所需的时间和精力来实现足够的覆盖率。

“我们看到转向狭义系统级测试,你的倍数,而不是一个单独的测试运行,”谢尔说。“问题是,你不模拟一个真实的环境。另一种选择是减少测试规模缩小测试函数为了保持它的时间窗口。”

也有许多问题涉及之间的接口芯片,因为许多这些芯片预计经营作为一个更大的系统的一部分。

不同的体系结构
加速了验证过程变得更加困难,因为加速器和记忆被添加到芯片处理特定类型的数据。这种方法变得越来越普遍在数据中心培训和推论为人工智能芯片,机器学习和深度学习,但它也已经悄悄潜入安全性至关重要的市场,如汽车和跨多种芯片用于在数据中心和边缘。

这些芯片可能非常大而复杂,大问题有延迟。在验证过程的开始,这可能是早期在设计过程中,随着越来越多的的变化进一步的流,工程师们需要认识到潜在的交互和使用模型,其中一些可能不明显的设计团队。

“我们过去做过的是总有一个CPU核心内存子系统,“说Gopal对冲基金,副总裁和总经理的服务器处理器业务单元迈威尔公司。“这是所有标准的东西,总是谈论你支持什么接口。但是如何设计管道当更大的地址空间,和延迟可能需要经历一个外部织物。”

存在各种各样的互连标准,片外加速器和记忆,但支持他们是很困难的。

“这个行业需要在基于标准的接口更好的数据流,“说对冲基金。“我们有gen z和CCIX加速器(缓存连贯接口),和我们强烈支持,但是我们真的想支持一个接口。你不能支持那些+ Gen5作为PCIe。”

其他报告类似的挑战。“我们在抚养7纳米芯片,”Mike Gianfagna说,负责营销的副总裁eSilicon。“大问题我们看到是互操作性,在系统级验证,以及IP的特质和不同电压的水平。”

为了解决这个问题,eSilicon已基本开发知识产权“平台”为人工智能和网络和切换。“这些都是我们知道IP组一起工作,”Gianfagna说。“我们也开发了金属栈平台确保可测试性,电压范围和可靠性。你要确保所有的IP堆栈可以使用相同的金属,你想确保所有的第三方知识产权你加入做了同样的事情。你可以摆脱很多为互操作性的问题。我们认为是一个需求。你想要可以互操作的最佳IP一切。”

探索未知
各种各样的新应用程序需要大量的勘探设计团队的一部分。减速装置伸缩由于成本上升和降低功率/性能优势后16/14nm迫使芯片制造商看不同的体系结构,新材料,以及可能推到下一个节点。对于某些应用程序比其他一些方法效果更好。

“探索与人工智能体系结构是非常重要的,”罗恩·洛曼说,物联网战略经理Synopsys对此。“这是发生在数据中心,不管是训练还是推测。除此之外,它是由市场。我们看到公司在数字电视和声音建立滩头阵地,在人工智能语音识别和cnn的愿景。这些新方法和gpu改进提供高达100倍。这些gpu用于过去的因为他们是可用的,但他们不是为这个。”

一个越来越受欢迎的选择是异构体系结构。“我们看到创业做有趣的事情与新的非易失性内存技术和小型处理器,基本上建模大脑,”洛曼说。“我们也开始听到一位量化。如果你可以把32位浮点和压缩到8位,甚至一个,那你失去了做什么?你怎么压缩可以使所有这一切?”

面临的挑战是找出被放在一个死,什么别的地方,可能另一个死在同一个包。

“我们看到很多新的架构,包括HBM与512 Gbps带宽或多个栈,”弗兰克说,铁产品管理高级主管Rambus。“问题是,这通常需要更多的处理能力,这就是架构师必须考虑。如果你有四个栈2 +的HBM Gbps,你如何确保你平衡处理和带宽?太多的不好,和目前很多黑暗,因为用户无法保持足够忙了。”

开辟了一些有趣的可能性,因为它基本上允许芯片制造商增加数据密度,更可以实现每个计算周期,更可以做局部使用小型处理器与运行一切通过大规模的多核处理器。康奈尔大学发表了一纸这种效应在2017年2月,检查可能的方法来提高语音识别稀疏长短期记忆和负载平衡量化。

“如果你需要100 multiply-accumulates每周期(mac),你会做出不同的架构的选择比如果你可以用更少的mac /周期,”杰拉德•安德鲁斯说,产品营销总监音频/语音IP节奏。“对于语音识别你可能使用一个DSP在前端和连接到一个加速器。有很多核心目标图像分析和图像识别,和那些比语音识别神经网络更大。但与我们听到人们抱怨工具链和流”。

测试修改
,尤其适用于验证和测试的部分流程。验证一直消耗最多的设计时间。测试,与此同时,过去几年前在很大程度上被忽视了。自那时以来,许多都发生了变化。有一些大变化在测试方面的更复杂的设计和新的建筑方法。

“在过去,你有晶圆测试和最终的测试,但这些设备变得越来越复杂,不再是足够的,“爱尔兰共和军利文斯说,副总统的效果显著新概念的产品计划。“所以公司做手机,例如,依赖于系统级测试。但是现在你必须思考,插入系统级测试。深度学习和软件更新,你需要一个足够的自测因为你无法预测的一切将会改变。硬件和软件,你需要功能测试,以确保您正在开发规范。现在你有新的问题。覆盖应用程序,必须要有阿拉伯学者(内建自测)方法提供足够的保险,但这也足够有效。与处理器芯片,你需要找出如何以及在哪里添加在系统级测试,因为你不会摆脱其他测试。所以你在哪里得到钱吗?”

利文斯说,垂直整合系统公司可能能够稀释这些成本在整个系统设计。但对于复杂的死在一个包的集合,它变得更加困难。

“如果一个公司提供已知的好死堆栈或模块,它必须工作,”他说。“否则很昂贵。现在客户也面临如何支付。一种方法是自适应测试,把测试结果从一个插入和将它们应用到一个不同的插入。我们发现,人工智能可以计划一个角色,。如果你有一系列的50测试,这些测试需要3分钟,也许有办法测试与人工智能的一个子集。这是一种控制测试成本。但也总是会一定程度的不信任,因为人工智能是一个黑盒”。

进一步提高这一水平的不信任,这些测试方法的新设备。

“5克、人工智能、自动驾驶,我们看到更大的soc,”马修诺尔斯说,硅学习产品营销经理导师,西门子业务。“客户来我们说,‘我们不能周的测试和所需的所有人,所以他们希望EDA和检测器的人聚在一起。吃的连接是通过一个简单的协议,过去他们试图EDA软件上运行测试。这是一个重的情况。我们需要的是一个良好定义的接口。”

诺尔斯指出,系统级测试越来越多地涉及到测试的包而不是SoC。“大移动公司,最关心的是市场的时候了。但随着越来越多的模拟ip测试,现在你需要吃的能力,你必须实现与iJTAG(内部JTAG)。基本上你需要连接这些点,这意味着你需要把更多的心思测试。如果你测试描述,你需要仔细看看权力信封不间断的组件。描述需要发生不同程度的力量。一个单一的参数测试是不够的。”

关键安全/安全
这是需要复杂的芯片将用于应用程序的辅助和自动驾驶等,以及工业应用涉及到安全的地方。过去,大部分的芯片用在这些市场是简单的作动器和微控制器,或在某些情况下fpga。但随着添加更多的情报,其中一些芯片和包变得极其复杂,和他们必须验证和测试水平从来没有所需芯片开发的最先进的节点。

“我们已经在过去的启动、集成、验证和验证,”说UltraSoC首席执行官鲁珀特•贝恩斯。“我们现在正进入一个世界的预见性维护NXP等公司,圣,英飞凌和英特尔编写复杂的代码片上。然后你有一级年代像博世和Delphi分层更多的软件,和他们想要验证,验证和分析。所以他们寻找预防性维护,超越自己一家芯片公司能做什么。如果你有一个错误,你需要陷阱,所以它不会引起问题。如果系统入侵,你想了解它。但这就意味着你必须检测漏洞,黑客和安全问题,而芯片正在运行。你也能看到exascale计算机。它不再只是单元测试”。

结论
虽然工具总是可以更快,尤其是在签收前确认,以及多参数和multi-chip测试复杂的异构体系结构或multi-die软件包,真正的罪魁祸首似乎是系统复杂性加上新奇的这些不同的方法。

探索不同的设计方法和架构的可能性使设计团队的工作更有趣,但这也使得它更难建立最佳实践类型的这些设计方法和流程。需要真实的用例数据,这需要时间来发展,在这一点上是非常稀少的。

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