更深处英特尔

高级研究员马克•波尔和英特尔、流程架构和集成主管和Zane球,在技术和制造集团副总裁英特尔和英特尔co-general经理定制铸造,坐下来的晶体管和半导体工程讨论未来的发展方向,过程技术,铸造业务和包装。以下是摘录的对话。

SE:英特尔最近宣布其10 nm finFET技术。你能描述一下这个过程吗?

波尔:对于一些流程细节,我们会让他们接近我们的背心一会儿。我们做了披露一些相关数据,第一个是门。这是一个非常关键的因素在逻辑和内存的扩展。我们显示门距乘以逻辑单元高度的另一个指标。所以我们足以让点透露,10纳米技术是一大进步,比通常的0.56 x区扩展。

SE:一般来说,该行业所花的时间来开发这些新过程的复杂性和其他因素,对吧?

波尔:是的,还需要一点时间比我们过去两年的节奏的趋势。但它会提供一个更好的领域扩展。由于这些技术的一些有点长,我们也提前计划,使它们更广泛可用的和扩展他们的生活做一些常规的性能增强。例如,我们将有10 nm, 10 + 10 nm + +。我们将开发衍生技术的广泛的产品,我们支持。

SE:英特尔的14间有什么不同和10 nm finFET过程?

波尔:总有一些变化,但还为时过早披露这些变化是什么。门,我们每一代比例约为0.76 x。但其他设计规则扩展速度。结果,当然在10纳米,是比传统的0.56 x区域扩展。

SE:英特尔艘船10 nm产品吗?

波尔:明年下半年是我们计划卷铅10 nm产品出货量。

SE:我认为英特尔将提供10 nm铸造客户,对吧?其他进程将英特尔的铸造企业提供什么?

球:很简单,我们提供22纳米,今天14 nm和10 nm。

SE:有一些困惑关于节点名称。它始于16和14 nm。之间的混乱可能会持续10 nm和7海里。任何评论?

球:节点的名称不确切关联特性和功能。这是一个基本的混淆因素。

波尔:这是公平地说,英特尔已几乎持续我们的扩展趋势,和一点比正常10纳米。其他公司在我们的行业似乎更一致的技术扩展策略。他们做得很好通过28 nm代,然后得到finFETs延迟。因此,他们现在使用激进的探测节点名称,如14 nm和10 nm。但是如果你比较这些技术的密度和他们过去的趋势,很明显,他们是传统的扩展趋势。结果,他们都不如英特尔几乎是一个完整的生成区域扩展。

SE:一些铸造供应商将很快船10 nm finFET的过程。他们领先或落后英特尔吗?

波尔:不是所有10 nm代都是相同的。其他人说他们开始坡道10纳米技术。不一样的我们的10纳米。这几乎是一个完整的一代。当然,这是两年多前,我们增加了14 nm,哪个更类似于10纳米。但它有点难以比较,至少在这一点上基于语句。

SE:英特尔公司也开发出了一系列不同的互连栈在10纳米,就像你在14 nm。互连比例也是具有挑战性的,对吧?

波尔:互连扩展不是简单或直接也许晶体管扩展。收紧音高互连既是好消息也是坏消息。好消息是,它提供了更好的密度,但坏消息是性能和RC延迟将会退化。晶片的成本可能会更高,如果你有更多的过程和屏蔽措施,使紧缩。更复杂的权衡的选择一个互连的堆栈和调优它低成本、高密度、高性能。你不仅看紧张的沥青层,但结合介质和宽松的沥青层您将使用提供最好的结果。

SE:英特尔处理互联的复杂性和其他模式的步骤?

波尔:一个关键创新,英特尔推出14纳米的一代,也扩展和改进它在10纳米,是使用自对准双模式。这是与其他公司的litho-etch-litho-etch使用。它不仅是我们在14 nm,但它将再次在10纳米。现在,我相信其他的公司也在这条线的思想。

SE:英特尔延伸193海里浸泡和自对准双模式在10纳米,对吧?

波尔:这是正确的。再一次,这是我们选择的部分原因在14 nm。我们知道这将是一个更加可伸缩的方法。

SE:这意味着你将继续使用一维布局?

波尔:自对准双模式倾向于使用更多的单向连接,而不是双向的老风格。尽管你可能想要有双向的,有时候太昂贵的流程步骤和设计。

SE:电力消耗的趋势是什么?

波尔:你可能注意到我的图表显示,在最近的一次演讲。它显示三个趋势在过去的五代英特尔的技术。我给门延迟趋势,交换能量的趋势,然后两个的乘积。缩放和摩尔定律的一个重要目标是提高能量延迟。当然,当你把尺寸小他们倾向于较低电容/晶体管或函数。所以,这就是能量来自中获益。这是我们密切关注当我们规模技术。我们确保我们扩展每个晶体管或电容电容/功能。所以得到开关能量效益。

SE:还有什么?

波尔:我的图还表示,最近的趋势显示可能不那么咄咄逼人门延迟改善和改进更激进的转换能量。这是一个越来越重要的低功率和低功率密度的技术发展。

SE:英特尔有一些过去的问题14 nm,迫使其推出14纳米的过程。你从经验中学习,可以适用于10海里吗?

波尔:在我的头顶,我可以列出三个。第一,我们率先使用自对准双模式在14 nm知识,它是可伸缩的。另一个问题是通过工厂周期时间。每一个技术一代越来越复杂。我们必须增加更多的屏蔽措施和其他流程步骤。如果工厂的运动速度是相同的每一步,它将带你再完成流。我们认识到,我们没有做的很好指标。的晶片运动每天在工厂14 nm。所以我们更加积极过去两到三年,增加的速度实验很多移动开发工厂。现在我们关于快1.6 x 10纳米线比我们在同样的时间14 nm。

SE:你学到了什么?

波尔:14 nm,我们开始与一个完整的测试芯片与所有的金属层。它只是需要更长的时间来学习优化晶体管。在10纳米,我们开始与一些简单测试芯片。我们仍然行使所有的紧身设计规则,但这让我们取得更快的进展晶体管,不必等待所有后端步骤要做。

SE:英特尔的过程节奏已经从两年2.5年。10海里呢?

波尔:我不确定我们会引用任何预期的节奏。10 nm可能会花一点时间。也许更好的说法是,每一代将会有点不同。

SE:有些人说10 nm将half-node不一定大节点。

波尔也许对其他人。不适合我们。

SE:让我们来谈谈7海里。英特尔将插入极端紫外线(EUV)光刻7海里?

波尔7:我们正在开发纳米技术是兼容所有浸没或EUV选定层。显然,我们宁愿使用EUV如果可以提供可制造性目标的正常运行时间和每小时晶片。今天的EUV工具并不是在这一点上,这将会带来很大风险,提交技术EUV。它只会延迟我们如果我们不得不暂缓开发7海里等待EUV工具。显然,如果我们有EUV,我们可以用更少的面具,因此,晶片总成本较低。

7海里没有EUV SE:你能做什么?

波尔:我们是我们今天7纳米技术发展的路径all-immersion过程。我们正在密切监控的健康进步EUV工具。但是,他们还没有成熟度级别,我们可以说我们会承诺7海里。

SE:英特尔计划延长finFET 7海里和/或5海里吗?或者你会移动到另一个晶体管类型吗?

波尔:什么选项和特性将为7或5 nm选择是我不会发表评论。

SE:但是finFET仍然有很多的生活,对吧?

波尔:我们必须认识到finFET晶体管是相当好的领导一系列产品需求,从高绩效和低泄漏。这是一个很艰难的要求与另一种技术取代。但这是发生。High-k /金属栅极多晶硅二氧化硅所取代。和三栅极平面所取代。最终,硅三栅极也会被取代。

SE: finFET 5 nm的选择。gate-all-around也是如此。除此之外,有垂直纳米线等。任何想法吗?

波尔幻灯片:他们都是伟大的思想,但它有点强硬的把它们在大批量生产的硅。Gate-all-around finFETs无疑是一个合乎逻辑的延伸。FinFETs提供一个对平面静电改进设备和gate-all-around可以提供静电学的下一个改进。但是你必须把所有晶体管的参数,以确保他们提供高性能。你需要良好的静电学、高驱动电流、电容低、密度和非常广泛的性能好诗句泄漏和动态范围。

SE:成本呢?

波尔:显然,我们寻找新思想和新技术,提供最大的货真价实。你可能有一个晶体管或互连提供了更好的性能和密度。但也许成本太高了。这是一个因素,但不是决定因素。

SE:在最近的一篇论文中,英特尔基准测试各种通道的材料,如锗和III-V gate-all-around设备。今天这些材料准备好了吗?

波尔:他们仍不成熟。这篇论文的目的是,我们有两种不同的缩放向量。一个向量是你想改善静电学,也许要finFETs或gate-all-around。另一个向量是你改变通道材料硅锗或III-V有更好的流动性。该论文的观点是,我们必须问自己:“有一些更好的组合和一些更糟糕的?也许你想去gate-all-around,但也许你仍然留在硅。或者你想去III-V频道,但它必须留在finFET-type结构。我们无法决定一个向量和一个这些选项。我们必须看看组合是最适合的。

SE:让我们切换到铸造业务。英特尔的铸造的策略是什么?

球:如果我不得不把它简单地说,我认为这种策略正在一步一个脚印。我们有很棒的技术,但我们必须把IP、生态系统、服务和业务镜头的这些事情。我们尽量选择市场我们去哪里。前一段时间,我们开始与网络基础设施部分fpga和网络处理器和这些客户。

SE:有什么变化?

球:第二个区域我们移动焦点。挑战有你需要一个合作伙伴的重要生态系统和IP输入这部分。我们相信我们将在一起。

SE:英特尔还宣布一个IP处理手臂。是什么使聚会吗?

球:手臂加入英特尔的生态系统,使我们能够支持任何移动业务。这使它更容易为客户采用一只手臂在英特尔技术的解决方案。

SE:英特尔竞争与finFET的高端铸造业务流程在22纳米,14 nm,现在10纳米。然而,有很多公司仍然在机翼后缘。这些客户呢?

球:我们可能不会回到45 nm制程,并花了大量的投资。随着时间的推移,我们的22纳米平台可能成为吸引客户,更在机翼后缘。当人们从28 nm前进看今天,他们可能看英特尔22 nm和14 nm作为一个选项。今天还有人在40纳米,仍考虑去28 nm或22纳米,当。所以,我们会继续22 nm和14 nm活着。我们将继续投资的生态系统。

SE: FD-SOI呢?

波尔:简短的回答是,我真的不认为对按比例缩小的散装finFETs FD-SOI提供任何重要的优势。我仍然相信finFETs为密度,将是一个更好的解决方案的性能和能力。

球:FinFETs低泄漏和物联网应用程序的有优势。

SE:越来越少的铸造厂客户可以移动到下一个节点由于成本。任何想法吗?

球:主要的节点上,没有一个巨大的公司名单。小心和企业选择自己的伴侣。客户正在寻找特定的东西。所以我们的目标是为给定的客户一个解决方案。

SE:英特尔的前沿技术,但需要更多成功地铸造业务,对吗?

球:这是一个服务行业。如果我们只是出售技术,它将真正的容易。有很多需要信任。如果你是一个专业的半导体公司,铸造是企业的命脉。如果他们让你失望,你无处可去。因此,重要的是你有合适的的服务水平。

SE:让我们讨论包装。行业发展2.5 d产品使用插入器和tsv。英特尔采取了不同的方法与技术称为嵌入式Multi-die互连桥(EMIB)。任何评论?

波尔:在这两种情况下,无论是EMIB或插入器在2.5 d,我们的目标是能够连接多个芯片与低成本和浓密的底物。但是EMIB真正的关键优势是它只需要在死去的小硅片硅在包寄宿生连接在一起。比较这一插入器在2.5 d。你有一个巨大的硅,这是昂贵得多。不仅是一大块硅,然后你需要昂贵的在矽通过获取信号插入器的顶部到包中。

SE:什么样的芯片可以使用EMIB吗?

波尔:随着嵌入式桥,14 nm或10 nm逻辑可以直接连接到包死。技术可以结合多种其他芯片。可以是两个不同的14 nm逻辑芯片。这可能是14 nm逻辑芯片,一个22纳米eDRAM芯片。

球:高内存带宽是一个有趣的案例。这就是EMIB真的时机。你可以避免硅插入器的成本和复杂性。EMIB是一个灵活的平台。当你把它和我们和测试技术,让你的收益管理各种不同的死亡。这是一个能够快速构建产品以合理的成本。

SE:你最近谈到了英特尔的研发预算包装。你能详细吗?

球:我们的组装和测试研发大于前两OSATs总和。包装是我们已经做过了很长一段时间。如果你看看在英特尔的产品,你会看到大量的创新包装。

SE:客户还可以选择使用第三方OSATs,对吧?

球:我们不要把任何人为限制。通常,一旦客户看到我们的组装和测试功能,这往往是合作的一大亮点。

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