多路复用器体系结构的设计权衡选择,均衡器设计,序列化技术,和输出驱动。
某某在帕尔克和诺曼海
需要高带宽网络设备以及连接在云中超大型数据中心是推动开关技术从25 t (tb) 50 t和100 t。行业选择以太网驱动开关市场,今天用112 g并行转换器技术和新一代架构被设计运行在224 gb / s。这些数据率带来极端的挑战对整个并行转换器收发器。本文将研究一些挑战的高速信号传送器,包括多路复用器体系结构的选择、均衡器的设计,数据串行化率,选择适当的输出驱动程序和确保信号的完整性。
让我们开始介绍有线发射机的总体结构。发射机(TX)低利率并行数据流,需要多个序列化成一个单一的那些高收入的数据流,并将其传输的通道,这样的数据是可辨认的另一端。
图1:TX的框图。
数据输入一系列的多路复用器(MUX),每个半连续阶段的数量输入和双打输出速率的数据,直到有一个数据流。考虑到112 gb / s情况有64输入运行在1.75 gb / s进行序列化。而CMOS逻辑可以用作最初几个阶段,后期可能CML-based(当前模式逻辑),以适应更高的开关速度满足马力权衡[1]。
一个批量TX架构如下所示。
图2:一个批量TX架构。
最后一个触发器(FF)有严格的时间和孵蛋的要求。然而,当我们上链时钟划分和时间要求也轻松。在图2中,串行化阶段显示为five-latch 2:1 MUX和这个特定MUX结构可以继续在序列化程序阶段。然而,其他MUX架构是可用的,包括three-latch MUX one-latch MUX, no-latch MUX,或者这些电路的组合。
数据序列化之后,它必须平衡的补偿通信信道的频率相关损失。最常见的执行这个均衡使用离散时间前馈均衡器(FFE)。离散时间FFE低噪声放大的架构有好处,能够取消前体和精确控制利用权重,和效率的电路实现片上。下面的图3显示了一个波形的绘制PrimeWave设计环境一个企业如何平衡一个封闭的眼睛。
图3:一个企业的例子显示一个开放的企业均衡模拟后的眼睛PrimeSim。
这个行业已经随着时间的推移,搬到更灵活,DSP-DAC基础架构,调制和固定资产均衡是在数字域完成的,如图4所示。
图4:模拟和基于DSP的TX架构。
TX DAC分辨率是由FFE决议指定不同的协议。对于以太网应用程序,DAC分辨率大约是7位,可以实现为二进制或温度计编码片,或两者的结合。设计决策线性之间的权衡,输出电容、面积和功耗。
选择最终的数据序列化率是一个非常重要的设计决策作为一个更高的利率放松时钟速度要求和降低能耗为代价更高的时钟阶段和增加多路复用器输出电容。图5所示是一个half-rate TX架构,删除最后一个触发器,利用两阶段划分的时钟。
图5:half-rate TX架构。
然而,这两个阶段的工作周期影响最终输出的质量。half-rate架构的概念可以扩展到季度或八进制MUX率。选择权衡设计如图6所示。根据最近的研究,100 gb / s发射机利用quarter-rate架构由于放松了对时钟的要求。
图6:数据速率与时钟频率。
最后输出MUX必须在通道有足够的摆动来补偿通道损失,同时保持所有电力消耗。主要有两种选择为输出司机:当前模式逻辑(CML)和电压模式逻辑(VML),也称为Source-Series终止(SST),如图7所示。司机的优缺点总结在表1。
图7:CML和海温的基础驱动程序。
表1:比较基于CML与SST的司机。
板匹配网络(中性粒细胞)是非常重要的输出的信号完整性。虽然简单到和pi-coils已经使用在不到50兆赫应用程序中,数据率高于100 gb / s 9th阶LC网络通常是用来隔离驱动,防静电,和输出电容,如图8所示。这种安排在理论上扩展输出带宽系数的2.8倍。设计需要优化带宽,回波损耗和群延迟,和经常需要广泛的三维电磁建模与仿真的死和包,这是使用启用Synopsys对此定制设计平台。
图8:垫匹配网络。
随着行业首屈一指的供应商高速并行转换器IPSynopsys对此提供了一个全面的投资组合与领先能力,性能,和区域,允许设计师来满足高性能计算的有效连接要求出类拔萃。Synopsys对此设计团队已经开发出各种新颖的解决方法的设计挑战800 1.6 g / t高性能计算soc224 g以太网PHY IP和112 g以太网PHY IP。加入我们在2023年直接督导下的我们将呈现一个半天教程为更深入的讨论这个话题。
诺曼海模拟设计团队是一个经理在Synopsys对此IP解决方案组。
[1]b .哈”,打破了在宽带电路Speed-Power权衡:回顾56 GHz收发器的设计技术,”在IEEE纳米技术杂志,16卷,没有。3个6 - 15页。2022年6月,doi: 10.1109 / MNANO.2022.3160770。
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