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到7nm及以上

GlobalFoundries的顶级技术专家就下一代FD-SOI、7nm的经济效益和挑战以及未来前景展开了讨论。

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加里·巴顿,公司首席技术官GlobalFoundriesfab8的高级副总裁兼总经理Thomas Caulfield与Semiconductor Engineering公司坐下来讨论了未来的技术方向,包括FD-SOI的下一个版本,摩尔定律的未来,以及一些非常公开的挑战将如何展开。

SE:你认为芯片行业未来最大的问题是什么?

巴顿:这些未来节点越来越多地由中、中节点主导行后端电阻/电容。但是从性能的角度来看,最坏的情况将会限制所能实现的目标。gary-patton 人们更关注如何控制可变性。在10nm工艺中,局部布局效果一直是一个巨大的问题,也是人们没有实现他们希望实现的性能提升的原因。即使是像随机波动这样简单的事情也会导致问题——一个设备与其他设备不同,最终会限制芯片的性能。在设计技术协同优化中有很多内容。在7nm和22nm FD上,客户已经较早参与。他们参与了我们如何优化基本规则,以从技术中挤出最大的性能、密度和功率。

·考尔菲德:平面器件中影响性能的主要因素是应变和应变规划。dr-thomas-caulfield 性能的首要问题是硅的“天体”极限是什么?我们需要不同的材料吗?我们是否在硅领域遇到了瓶颈,而不是在光刻技术或者功能大小,但从性能能力的角度?这是该行业面临的首要问题之一。有了这些我们要旋转的旋钮,硅能带我们走多远?

巴顿这不仅仅是不计代价的表现。您正在寻找在一定成本点上优化电力和性能方面的技术的方法。这就是22fd发挥作用的地方。

·考尔菲德:对于特定类型的客户,性能是公平的游戏,那么您如何沿着技术性能路线图前进?对其他男人来说,这是权力。

巴顿: Gartner表示,从28纳米到14纳米,设计成本大约增加了3倍。从14nm到7nm,是另一个3X。所以你说的是7纳米工艺的成本比28纳米工艺的成本增加了一个数量级。投资的成本是多少?FinFETs都是很棒的技术,我们正在努力推进。我们有伟大的技术。但一种技术适用于所有技术的时代已经一去不复返了。有人在寻找其他方法,尤其是在这些节点变得如此昂贵的情况下。FD-SOI就是其中之一。2.5 d而且3 d是另一个开始发挥作用的机会。

SE:我们听到的更多的是关于2.5D的高通量内存,但在3D方面却很少。

巴顿:我们与美光合作推出3D也有一段时间了。

SE: 2.5D封装的一个问题是中间体的成本。我们讲到哪了?

巴顿我们一直在推广有机和硅插入器.我们也做过玻璃中间体的研究。这有一些挑战。

SE:最好的选择是什么?

巴顿:如果你看一些行业的预测,到2020年,65、45和28纳米的市场仍然会有很大一部分。

SE:先进的包装可以让它们留在那里,对吗?

巴顿:是的。如果你有模拟/混合信号知足,对你无益无益。如果你用finfet设计模拟电路,使用7nm没有任何好处,因为它无法缩放。在设计finFET时,由于其离散性,你不能制造1.6倍的finFET。不是1X就是2X。能够采用具有混合性质的不同类型的芯片可能是一个更具成本效益的解决方案。

SE:假设我们把过程节点从方程中剔除,这就是我们在这里谈论的,未来一个真正快速的芯片需要什么?是微建筑、建筑、材料,还是推动过程?

巴顿:你必须推动建筑和设计。你必须专注于如何把一切都收紧。

SE:你能用材料做什么?你在看氮化镓锗硅?

巴顿硅还有很长的路要走。对于高性能逻辑来说,一些高性能材料仍然存在挑战。我们一直在推广硅锗。我们认为这是在7纳米或7纳米以上提高性能的一种选择。但如果你看看这些高级节点,与其说是菌株,不如说是寄生抗性。进入器件的电阻就是栅极。整个行业都将钴触点作为提高电阻的关键杠杆。我们有许多其他旋钮,以提高电阻的后端线路。

·考尔菲德这也是一个有趣的观点。设备用于集中在前端线。现在它已经转移到中间线,因为那是门。如果你不解决接触电阻问题,你用设备做什么都没用。一旦这个问题解决了,你就可以让它尽可能好,然后你就必须回到设备上,以获得下一个性能水平。我们知道硅会走自己的路。但在什么情况下,你必须改变材料才能进入下一个阶段呢?

巴顿:我们说的是5纳米或更远,我们需要新的晶体管材料。

SE:我们真的要向5nm迈进吗?还是太贵了?

巴顿:这是一个棘手的问题,因为什么是5nm?有人可以采用7nm技术,实现它EUV,记作5。你可能不是在谈论新材料,而是在谈论新的器件结构,比如硅纳米线或垂直器件。我们在奥尔巴尼有很多这样的项目。

SE:其中之一是一种互补的方法,除了栅极全能FET之外还有一种互补的想法,就是把一个放在另一个上面,对吧?

巴顿:是的,而且IMEC出版过相关的资料。你有纳米线堆栈,其中一个是fet,另一个是fet。所有这些都意味着更加复杂。

·考尔菲德:和更多的面具步骤。记忆的人不用垂直的因为他们只是把一堆胶片放在一个步骤里蚀刻。这是一种在垂直维度上获得特征大小的优雅方法。但是当你需要在晶体管之上构建晶体管时,你就需要用更多的掩模步骤来权衡精细图形的复杂性。

巴顿:有预测称7nm将在80掩码范围内。人们认为EUV是为了扩大规模,但至少在初始阶段,周期时间的改善将是一个巨大的好处。能够从80多个口罩减少到60多个口罩将是一个巨大的好处。再加上缺陷密度的好处,因为你不需要沉积、蚀刻和运行所有这些给晶圆增加缺陷的工艺步骤。

·考尔菲德:即使采用14/16nm技术,掩模步骤的数量也在60个左右。你可以做一些低阶的细线四分线制程,把掩模步骤剪掉,突然之间你在7nm处做了相同数量的掩模步骤。

SE:所以你试图保持在14nm的水平?

·考尔菲德:是的。即使在60年代也是非常复杂的。将晶圆留在晶圆厂并不能提高成品率。坏事发生的机会增加了。这是7nm的值。复杂性的降低将是巨大的。

巴顿去年,我们宣布与纽约州建立一个高级模式中心。我们正在把我们的第二个EUV工具放在那里,以增加对EUV进行研究的能力。我们在马耳他和奥尔巴尼之间来回运送薄饼。对于设备学习,你并不关心某些后端级别是用EUV还是浸入式完成的。你可以尽快得到你的设备结果,同时我们也在学习EUV。

SE:所以,如果你的成本在上升,而你的性能却没有显著提高,那么转移到下一个节点会有什么好处呢?

巴顿7nm工艺将比14nm工艺有一个合理的性能提升,因为我们在技术上做了很多事情。10nm技术的改进方向是错误的。它关注的是张力,这并不是一个很大的杠杆。它忽略了局部布局效果。我们真正关注的是(在7nm工艺上)如何提高晶体管的寄生率,从而实现所有性能。我们已经在几个工艺技术节点上进行了相当广泛的计算,我们在7nm的设备数据正是我们预测的。我们有一大堆要实现的元素,这些元素将使我们达到性能目标。7nm的比例系数相当高。面积减少了64%来弥补你有额外的遮罩。如果你回头看,20nm是最糟糕的停车位置。 If you have to introduce三重模式,你想要扩大规模以获得一些优势。但它正好停在你需要双重图案的地方,你并没有得到很多。如果我们要将事物发展到需要三倍或四倍模式的密度,我们就需要从中获得回报。

SE:你们从5nm工艺中获得了同样的好处吗?

巴顿现在说还为时过早,但看起来很有挑战性。这可能意味着要达到真正的5nm工艺需要更长的时间。如果它必须有EUV,并且必须有新的设备结构,这将需要很长时间。在我看来,7nm将是一个长节点。会有性能上的调整。

·考尔菲德但这是这个行业正在学习的:如果一个设计要花费3亿到5亿美元,它最好有真正的价值。在20nm芯片上,有两个大批量的芯片,但业内其他人认为这是一个失败。每个节点都将被定义。采用7nm技术,如果能缩小65%,就能真正节省成本。复杂性上升了,所以也许你没有得到全部的节省,但你得到了一部分,你得到了性能。我们相信,10纳米技术将是少数公司寻求性能冲击市场,而其他所有公司将等待7纳米技术。

巴顿:在我看来,20nm是一个失误。它改进了14/16纳米finFET,但实际上是20纳米工艺。10nm是另一个失误。就业绩而言,没有巨大的价值主张。使用局部布局效果,它们的性能提升很小。电力方面有好处,但在性能或成本方面收效甚微。如果人们冲到5纳米,可能是10纳米的重复。如果我们花时间真正定义节点,那么它可能是一个很好的技术节点。

SE: 14nm之后的电流泄漏问题有多严重?我们对第一代finfet进行了改进,但在每个连续节点上都有所下降。

巴顿这是我们仍然需要关注的问题。新技术可以缓解这种情况。对于5nm技术的发展方向,目前还没有定论。

·考尔菲德我们已经到了需要寻找替代技术的时候了。带后偏压的FD-SOI可以克服泄漏和降低电压。这取决于什么对你重要。

巴顿我们正在开发下一代FD-SOI技术。

SE:那不是10nm吗?

巴顿大概在12nm到14nm之间。这是一个以成本为中心的策略。如果你不在IT领域,那么选择7nm是没有意义的。

SE:你在每个新节点上的问号数量——工艺、设备、新晶圆厂——现在都是用巨大的投资来衡量的。你是怎么处理的?

巴顿:我们的重点之一是与设计客户的早期接触。我们有几个在7纳米技术上合作的客户,我们已经合作了很长一段时间。在过去的9个月里,我们每周都与这些客户开会,讨论技术的定义,我们如何优化他们的产品,我们可以做出哪些改变来实现成本、性能和功率之间的最佳权衡?然后把设备结构放在我们的测试现场,这样我们就能理解并验证它,这样我们就能得到反馈并调整它。这种接触至关重要。

·考尔菲德有了7nm,我们的客户群体非常多样化。拥有内容让他们能够尽早看到意味着他们不只是在磨磨蹭蹭。他们花了大量的工程精力来创造知识产权为了下一代。他们押注于此。尽早参与是确保这些内容能够结合在一起的唯一方法。他们不可能是快速追随者。要做前沿的东西,他们必须很早就进入因为这些设计交互之类的东西。知道你的客户需要更新产品是件好事,但你如何保持竞争力,尤其是面对那些关注谁在做什么的移动设备公司?我们可以填补这个容量,因为有足够多的人需要下一代技术以及技术将给他们带来的好处。然而,你如何使这一切可持续发展的模式不断回归规模。交易量并不一定比过去高,合并已经改变了整个行业。但仍有少数人能做到这一点,而且他们能达到经济规模。

SE:我们以前也遇到过这样的问题,‘我们将把所有这些处理能力或内存用于什么?“这有什么不同吗?”

巴顿问题是经济上的——做5nm芯片的成本和回报。不是每个人都有回报的。这就是为什么我们把赌注押在22FD和下一个FD路线图上。我们认为人们会关注为这些快速节点进行设计的成本。还有很多人还在选择40nm和28nm工艺,他们还没有决定要去哪里。他们可以选择性能不错的finfet。但他们把自己锁在了高设计成本和高复杂性的东西上。或者他们可以走FD-SOI路线。这样就更容易以较低的成本进行设计。你可以在晶体管上做正向和反向的体偏置。 You can get to very low voltages. We’ve demonstrated 0.4 volts. We’ve also demonstrated very low leakage. We can get down to 1 picoamp per micron.

SE:如果从22纳米FD-SOI转向12纳米或14纳米FD-SOI,情况是否也一样?

巴顿:我们肯定会在类似泄漏的情况下提高性能。我们也希望能在射频设备上得到很好的发挥。这是fd集成逻辑和射频在单个芯片上的另一件事。使用finfet,射频设备可以达到200 GHz范围,但使用FD-SOI,我们可以达到300 GHz范围。它非常适合射频领域。

·考尔菲德:这个等式的最后一部分是包装。多芯片模块封装的问题在于它远远超前于市场需求。在芯片级集成总是比在包级集成更便宜。当经济开始运转时,包装将成为我们转动的下一个旋钮。2.5D/3D包装可能是怎样的摩尔定律鳞片,但以一种非常不同的方式。

SE:我们什么时候才能看到规模经济?

巴顿如果你看看C4(受控崩溃芯片连接,又名倒装芯片),它是作为精品技术出现的。它很贵。但随着时间的推移,人们致力于降低成本。现在它很普遍。

kpcb风险今天你买不到一个没有某种球形网格阵列的包。

SE:在短期和中期,你对科技行业的担忧是什么?

巴顿我们已经谈过一些了。一个是在高级节点进行投资并获得回报的经济学。玩家越来越少。部分原因是合并。最重要的是,愿意进行这种投资的客户数量正在减少。但这就是为什么我们专注于一个非常多元化的投资组合。通过收购IBM,我们获得了一个非常先进的团队。这使我们能够开发自己的7nm技术以及RF技术。这将是一个巨大的物联网.IBM是射频领域的第一名。射频和混合信号对我们来说是一个巨大的投资领域。这将使所有的晶圆厂受益。伯灵顿(佛蒙特州)是中心。我们在新加坡有RF。我们在德累斯顿的22FD技术中引入了射频。asic是另一个。很多人都在寻找一种低成本的方式来做这些设计,他们想要一个更完整的解决方案。IBM在通信领域的asic产品中排名第一。 There also are lots of wins for 14nm, and we’re already getting quotes for ASICs at 7nm.

SE:这些是独立的芯片还是会成为平台?

·考尔菲德有不同的玩法。会有传统的平台。作为代工,我也可以在一些IP上提供帮助,因为数量没有意义。我们购买IP组合并不是为了从事独立的IP业务。这是投资组合的一部分。我们希望找到一种广泛利用它的方法。

SE:我们提出了一个统一的IP-ASIC路线图。有大量的IP是多余的,所以我们承担了成本,允许他们开发新的IP。我们还与Invecas等公司合作。他们在20纳米工艺和7纳米工艺的IP开发中发挥了重要作用。

·考尔菲德但是回到你之前的问题,有一些事情让我们夜不能寐。其一是商业模式的可持续性。另一个是技术。如果你看看从20nm开始的行业,三个节点中有两个未能交付。这在以前从未发生过。我很有信心我们会在功能方面获得保真度。不确定因素是性能。我们有信心实现这一目标,但我们还没有证明这一点。这个行业正在努力解决这个问题。如果我们能做到而别人做不到,我们就真的赢了。

SE:转向12/14纳米的FD-SOI工艺是否会带来性能提升?

巴顿:将会有一个基本的设备性能提升。但是我们也将引入一个更丰富的向前和反向身体偏向的实现。这也会给你带来显著的进步。然后,射频器件也将得到改进。

SE:一家公司还能这样做吗,还是说它是生态系统的一部分?

·考尔菲德:我们将其视为虚拟IDM。这个名字太超前了,但我们正朝着那个方向前进。

巴顿:它也正在成为一个生态系统。当我们引入22FD时,我们在EDA方面与Cadence, Synopsys和Mentor Graphics合作。我们还与Invecas和ARM等知识产权合作伙伴合作。如果你想让人们最大限度地利用这项技术,你需要建立一个广泛的生态系统。

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4评论

Byungchun杨 说:

亲爱的埃德、加里和汤姆:

感谢您与我们分享的意见和观点。我想提的一件事是,没有多少人能容忍新的方法,他们说他们必须做些什么来解决他们已经遭受了多年的大问题!正如你所说,BEOL耐药性是一个巨大的问题,通过耐药性增加是我们存在这个问题的主要原因之一。请记住,我们无法消除由于小型化引起的电阻增加,因为这是我们正在使用的铜材料的真实性质!让我们永远忘记它吧!然而,我们可以处理通径阻力问题,如果你能在别人不能解决的时候解决它,你会受益匪浅。通孔电阻问题是由于当前的大马士革工艺,由于铜污染PLK材料,不允许有太多通孔底部清洁。

公元前杨

Byungchun杨 说:

而且,除了英特尔,已经没有多少人对这种讨论感兴趣了。我很抱歉,但这是我最近的感受。他们一直在反复谈论同样的担忧,却没有采取任何措施消除这些担忧。我提到的第三个大马士革过程在过去得到了IBM和Novellus的热烈支持。它失败了,因为它极度简化了工艺流程,现在他们甚至不看我的改进版本,使用AMAT的BKM大马士革工艺,有一个很大的缺陷,我之前提到过。

memister 说:

三星还指出,20nm、14nm和10nm都有~60掩模,就像7nm EUV一样,但一些~60 193i掩模被EUV取代后,实际上整体速度比10nm慢,因此成本更高。

唱着金 说:

唱着金
28纳米批量生产技术已由主要半导体公司量产数年,但目前还没有28纳米FD-SOI。为什么FD-SOI不像28纳米批量那样,即使是28纳米也不制造?如果FD-SOI不能在28nm工艺下制造,则不会在28nm以下的任何节点上制造。
IBM大约在十年前创建了国际SOI联盟,然后逐渐消失。28nm FD-SOI的最大问题之一是热载流子可靠性。这是因为与28nm体块不同,28nn FD-SOI没有LDD(轻掺杂漏)来最小化热载流子的产生。此外,热载流子的可靠性会随着尺寸的增大而变差。因此,除非在28nm解决热载流子问题,否则FDSOI无法实现。
此外,在正常的FDSOI操作中,当热载流子在排水口附近产生时会发生什么?电子去正偏漏没有伤害,但洞去哪里?由于下面有非常薄的毛刺SOI层,因此孔不能进入衬底。因此,一些空穴可能会被困在刺痛的薄氧化层上,导致Vt漂移,但绝大多数空穴会通过未掺杂的SOI通道向N+源漂移,导致器件失效,从而结束28nm FDSOI。
另外,英特尔在3年时间里生产的14nm的SOI厚度要求有多薄?约4海里!我怀疑4nm能否在生产线上的12个″晶圆上均匀可靠地沉积。如果不能制造,FDSOI就不能规模化。

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