一个新颖的可配置的最后一级缓存IP，具有每主方式分区，临时RAM分配，AXI接口和功能安全机制。
随着人工智能(AI)和自动驾驶汽车系统越来越复杂，系统性能需求开始与延迟和功耗需求发生冲突。这种困境迫使半导体工程师重新架构他们的片上系统(SoC)设计，以提供更可扩展的性能、灵活性、效率和集成度。从边缘到数据中心，这些需求要求重新思考内存组织和结构，并仔细考虑如何在各种高性能IP块和片外内存之间启用和管理片上数据流。本文描述了一种新的可配置的最后一级缓存IP CodaCache，它提供了一种易于集成的解决方案，使系统架构师能够配置和调整IP以满足他们的特定需求。在该IP中实现的关键技术是单主方式分区、便签RAM分配、AXI接口和功能安全机制。
作者:Arteris IP营销副总裁Kurt Shuler和Arteris IP企业应用工程师JP Loison。
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