3D需要彻底改变设备的设计方式，需要新的沉积和蚀刻方法。
每隔几个月，就会推出新的改进的电子产品。它们通常更小、更智能、更快、带宽更大、更节能等等——这一切都要归功于新一代先进的芯片和处理器。
我们的数字社会已经开始期待这种源源不断的新设备，就像太阳明天一定会升起一样。然而，在幕后，工程师们正狂热地研究半导体路线图，以确保为它们提供动力所需的下一代芯片准备就绪。很长一段时间以来，芯片的进步都是通过缩小晶体管的尺寸来实现的，这样晶圆上就可以制造更多的晶体管，因此每12到24个月晶体管的数量就会翻一番——这就是通常所说的摩尔定律。多年来，为了跟上步伐，需要进行重大创新，包括铜/低k互连、新的晶体管材料、多种模式方案和三维(3D)架构。
向开发3D结构的转变带来了新的挑战，随着纵横比的增加，这些挑战正在加剧。正如你可能想象的那样，3D需要彻底改变设备的设计方式，需要新的材料和新的沉积和蚀刻方法来实现愿景。在本文中，我们将探讨半导体行业在向3D发展的过程中所克服的一些重要里程碑。
制造集成电路最初是一个二维问题:拿一块硅平板，在表面放置各种结构，用电线连接起来。这是通过沉积材料层，使用光刻技术对其进行模式化，并蚀刻到暴露区域以创建必要的特征来完成的。这是电子工业的一个巨大突破。
随着技术要求的不断发展，需要在更狭窄的空间中建造更多的电路，以支持更小的结构。过去相对简单的过程变得越来越复杂。
随着创建2D结构的成本不断增加，在二维平面上缩放的可行方法已经用尽，3D结构变得更有吸引力。半导体行业早在十多年前就开始开发早期的选择性蚀刻应用程序，这些应用程序可以支持3D，并且还在继续扩展，从封装到非易失性存储器，甚至到晶体管本身。
许多电子系统的主要部件是晶体管。从历史上看，晶体管一直是扁平结构，其特性由晶体管通道的宽度和长度决定。晶体管的行为控制来自于放置在通道上的栅极。这只能提供这么多的控制，因为通道的另一边和底部是不受控制的。
平面的第一步是为通道创造一个可以由三面栅极控制的鳍。然而，要实现最优控制，需要访问晶体管的所有四个面，这正在推动全能栅极(GAA)晶体管的发展。在GAA结构中，多根导线或薄片相互堆叠，栅极材料完全围绕通道。
向三维空间的转变在十年前应用于NAND闪存，当时以前水平的存储位串是向上堆叠的。
垂直排列由交替的薄层材料和工艺堆叠尽可能多的层组成。它至少需要在两个方面极其仔细地制造:首先，每一层的厚度必须均匀，而且必须完全平坦，以便每一层中的每一位与其他位的尺寸相同;其次，各层必须相互连接。这是通过首先建立一个层堆栈和蚀刻钻孔一直通过堆栈，然后填补这些孔与适当的连接材料来实现的。两者都是极具挑战性的蚀刻和沉积任务，需要精确执行。
这些挑战限制了堆栈中的层数，需要新的方法来增加层数。
动态随机存取存储器(DRAM)依赖于与3D NAND完全不同的物理机制，需要完全不同的方法。
DRAM需要很高的电容器，这可能是在2D阵列中精确构建的一个挑战。垂直堆叠它们更加困难，需要更多的开发来找到经济的方法将介电和活性硅堆叠在一起。光刻可能需要同时影响多个层-目前还没有大容量的工艺。
芯片封装后放置在印刷电路板上。从历史上看，封装只是一种保护精致硅芯片的方法，并提供一种将其连接到电路板的方法。如今，封装通常包含多个芯片，缩小封装面积的需求将它们推向3D。
3D封装要求芯片堆叠，这包括在芯片之间进行密集的连接，这种连接可以提高信号速度，因为它们都更短，同时可以传输更多的信号。然而，在一个超过两个芯片的堆栈中，其中一些信号需要通过传导通道连接到堆栈中更高的芯片;这些通道被称为“通硅通道”(tsv)。
值得注意的3D芯片堆叠终端市场应用一直在内存-高带宽内存(HBM)是最明显的例子。也可以将内存芯片堆叠到CPU或其他逻辑芯片上，使从内存中获取数据的过程更快。
现在，在解决半导体制造中的所有缩放限制时，考虑3D是标准做法。虽然3D可能不能解决所有问题，但它在上述应用中特别有用。
每一项新应用都伴随着如何构建的问题，这需要硅加工的创新思维和持续发展，这将半导体制造设备定位为芯片行业向3D转变的主要推动因素。
|
|
|
|
|
|
|
|
|
|
|
|
|
留下回复