芯片的条件

只是因为我们还能做些什么并不总是意味着它应该做的。半导体行业的一个部分是学习困难的方式继续芯片集成有很大的缺点。与此同时,另一个另一组刚开始看到功能合并到一个衬底的好处。

一直关注的公司摩尔定律和骑技术曲线7海里都不得不重新考虑他们的许多选项,特别是如果内容包括任何高速模拟。但是问题存在甚至是完全数字化的芯片。

与此同时,公司厂商看,电池驱动的物联网边缘设备正迅速从设计迁移由标准部件集成在一块板子上soc结合微机电系统模拟射频和数字。他们技术后曲线在速度控制。他们正在看芯片集成,他们非常关心另外,不必要的功能知识产权。

摩尔定律的终结的时候
摩尔定律已经推动了半导体行业五年了,虽然在技术上没有尽头,它肯定正在放缓的经济。

“虽然我们还有密度摩尔定律的好处,现在我们担心性能之间权衡,权力和成本,”汤姆Wong说,业务发展主任IP组节奏设计系统。“在sub-28nm,设计的成本飙升由于工艺的复杂性。我们现在处理光刻技术影响,多模式和finFET设计,在许多技术挑战。看看面具费用28 nm和16 nm和10 nm。我们敢问一组7海里的面具成本多少?”

各领域的成本还在不断上涨。“移动到下一个节点的优点是性能和较低的权力,“说赫曼特Dhulla,产品营销副总裁的内存和接口部门Rambus。“巨大的缺点是tapeout和面具的成本。当你从一代到另一个,这是大幅增加。它不是一个线性增加。没有太多的企业买得起7海里tapeout。”

图1:持续扩展的挑战。来源:Imec

还有另一个组件的成本。“更多的功能增加价值,但也会导致增加面积,进而导致产量降低,增加成本,”增加了罗伯•艾特肯手臂主任研究员、技术研发。

虽然一些市场cost-insensitive,愿意让芯片面积增长,他们达到了极限。“总是会有一些公司推出新的铸造技术的前沿,因为他们可以利用更多的晶体管和电能节约他们获得从一代到另一个,“Dhulla说。“他们真的想推动最高可能的系统性能,和他们可以收取保险费的价格为他们的产品。所以在很大程度上,成本是一个次要问题。即使是这样,他们可能无法适应整个设计在芯片内。你可能会遇到两种类型的局限性。一个是分划板大小限制,另涉及设计I / O-limited。”

十字线大小限制的芯片面积可以公开使用一个面具。这是由光刻设备,可以公开定义的最大大小没有错误引起的失真或不完美的面具。使芯片更大需要多个相邻接触使用不同的面具,所有这些都必须精确对齐。

“新包装和装配选项扩展解决方案空间,允许复杂的设计,太大的十字线或将单片机不可接受的低收益率是跨越几个芯片,”艾特肯指出。

直到最近,代价阻止这一个可行的解决方案。“当你到达7和5 nm芯片,它只会合理分区一样东西到老的技术,”泰Garibay说,首席技术官ArterisIP。“7和5 nm非常昂贵,有足够的空间在信封来优化成本。它允许您优化产品到流程的关键部分,它们最适合。”

此外,对模拟新节点并不有利。“这个行业知道某些事情做的不太好,”斯蒂芬·费尔班克斯补充道,技术和总统Certus半导体。“数字尺度,但模拟不。比以往任何时候都更analog-specifically、传感器和高电压传感器和脉冲宽度调制电源和DC-to-DC转换器——这些可以当你融入finFET技术。”

但这并不意味着模拟是不可能的。“仍有争论的速度finFET设备满足非常高速模拟的需求内容,“解释Navraj Nandra,高级营销主任DesignWare模拟和MSIP解决方案组Synopsys对此。“finFET的射频人看到更多的电容结构,这限制了设备的转移频率。但人们仍finFETs和如何创新高鳍,如何使人口减少鳍在晶体管的数量,和其他的东西可以改变设备的性能。但是一般学校的思想是,如果你想要高性能射频,你最好把收音机芯片外的一部分。”

这就成为一个可能性,它开辟了更多的选项。“我如何优化超级高性能模拟或低功耗模拟为数字逻辑设计的过程中,“Garibay问题。“开发人员将变得更加适合问如何解决问题的不同的方式,而不是打在变得越来越困难,因为市场是一个成本函数本身。”

这类问题出现更频繁地在芯片规划过程。“新特性在soc不利于集成在同一芯片由于其特定的要求,如射频、无线或MRAM”节奏的黄补充道。“有些功能可能需要砷化镓,氮化镓或其他深奥的过程,而主流功能将继续依靠批量CMOS。我们已经看到了从PolySiON HKMG finFETs,,现在开始看到第一个实现EUV。我们不是远离3海里,那里将会是另一个主要的技术转移到碳纳米管或gate-all-around场效应晶体管技术”。

Dhulla提供条件,已成功应用的一个例子。“当你需要大量的并行转换器,您可以选择有ASIC的逻辑,你可以把并行转换器off-die chiplets。并行转换器做消耗大量的电力,因此您可以创建一个更大的权力由条件可控的解决方案。”

这就是为什么先进包装最近起飞。“新包装功能支持异构结构,允许更好的隔离和有针对性的为射频/模拟过程,记忆,和高性能数字组件,也可以引入电力和能源管理的新方法,”艾特肯补充道。”还有一个成本和复杂性的障碍在采用这样的方法,但我们预计,随着时间的流逝越来越容易。”

摩尔定律加大物联网
虽然问题可能是最先进的建筑节点,其他市场刚刚开始一路出类拔萃。“高级节点,有条件的,但轻微的大节点的40和65 nm,有更多的集成功能,以前在180 nm,集成”说Certus费尔班克斯。“每个人都试图找到之间的平衡特性,成本、力量和性能。”

铸造厂是回应。“铸造厂是改进55岁和40 nm过程节点和提供厚氧化设备逻辑库提供更低的泄漏,“Nandra说。“他们是添加嵌入闪光。新的40 nm制程过程可能非常低泄漏库集成嵌入式flash,物联网所需的技术设备。他们也希望在MEMs设备包。其中很多是低速应用程序需要延长电池寿命。”

”台积电刚刚发布了一个65 nm处理器BCD工艺,”费尔班克斯补充道。”GlobalFoundries也在做同样的事情。他们正在把更多的高压与年长的数字能力。今天180海里是一种甜点,因为你可以整合大量的高压与180 nm数字和双极技术。我预计,公司想要集成略提供的数字比180海里,所以我们看到进军65海里。”

正如在其他部分,内容将增长。“我们希望看到在边缘和叶设备功能和复杂性增加,”艾特肯说。“这将允许更多的本地化处理以减少延迟和带宽需求与完全cloud-resident方法。”

但这并不意味着他们不再关心。“我们看到一个因素,尤其是在更成熟的节点,由设计精简芯片用于物联网的组件,”约翰·弗格森说营销主管口径在刚果(金)应用程序导师,西门子业务。“最终,它们不需要巨大的死亡与大量的复杂性,而可以专注于非常小的模具来满足特定目标。”

Nandra提供物联网寻找精简IP的一个例子。“我们不得不重新设计USB 2 IP少消费地区40 ulp物联网设备。较小的区域和较低的权力,有一个权衡的一些特性。一些功能被删除,添加了电池充电等。不仅有铸造厂修改More-than-Moore技术,但是IP供应商必须审视一下的一些架构的面积和电力数字进入这些市场的有效范围。他们仍然希望USB 2,但他们不需要480 mb / s。他们关心的是最佳功率和面积所需的数据传输速度。”

他们还在仔细审查IP更密切。“总还是需要好,可信IP,”弗格森说。”的主要区别就是以前一个IP可能针对使用在各种soc,现在可能会更有针对性的功能。”

工具还可以帮助消除浪费的逻辑。“更少的晶体管和交换节点直接转化为较低的平均动态功率和峰值电流的减少,“断言安迪·拉德Baum的首席执行官。“当采用了这种方法,一个方法去理解和分析能力是非常重要的。否则,设计师没有办法理解,如果他们之间的权衡功能和权力满足项目的目标。EDA社会需要提供准确的技术分析在设计周期的早期,在现实的场景。另外,IP提供商必须提供动力模型的IP块用作SoC-based设计的基础,因此设计师可以与不同的IP配置优化权力和即插即用功能。”

创建代表场景是soon-to-be-ratified的目标之一便携式刺激标准。“过去,系统级测试必须由手,参与编写代码将运行在处理器内部的设计,”说Adnan哈米德的首席执行官Breker验证系统。“这是困难的,耗时的,并提供了非常低的报道今天的设备支持的复杂的用例。与便携式刺激,代表场景可以快速、轻松地创建创建启用IP和能量优化策略选择进行评估。”

有些人问物联网的条件可能是一个有效的选择。“下一代NVMOptane XPoint等技术,MRAM或ReRAM,你不能构建逻辑技术,“Garibay说。“所以我就行了2.5 d或3 d堆积的逻辑有快速、高效地利用这些新技术。”

集成问题
有条件的,创建一个新的集成挑战。”的环境中,你不能把所有东西都塞进一个芯片,你需要建筑师和段总功能跨多个芯片,这些芯片是如何相互联系成为非常重要的战略,”指出Rambus Dhulla。“在概念上,chiplets似乎是合乎逻辑的和吸引人的。面临的挑战是chiplet之间的接口和ASIC。一个巨大的挑战chiplets成本上包装的广泛采用。多晶圆厂需要解决和提供更好的包装解决方案。”

这更多的是一种商业模式问题不是一个技术问题,Garibay说。”英特尔有一个优势,因为他们自己生产芯片的所有部分。当您创建一个2.5或3 d系统的芯片来自多个公司,已经停止创新的是找出死multi-chip责任系统。尚未有产品带到市场,将两个不同的公司的产品。这是最根本的问题。没有人能同意当你有一个芯片,结合死了,谁支付它?”

这个新级别的集成创造机会,。“虽然有一些条件,它们之间的I / O接口变得高度专业化,”费尔班克斯说。“如果你使用标准I / O提供现成的,你会做出牺牲。它可以优化对权力或地区或应用程序多个标准和功能的能力。更多的功能您尝试添加到芯片,更多的功能需要的I / O。条件的我们看到的越多,我们就越想优化I / O,例如足迹和权力。没关系如果有更多的集成或条件,I / O专业化正变得越来越重要。”

和创建自己的问题和优势。“必要的空间可以减少I / O引脚的更新包类型,安迪Heinig说,组管理器的系统集成弗劳恩霍夫自适应系统的工程部门。“芯片与100µm铜柱在分层允许大量的I / o在小范围之内。而且,扇出技术增加I / o的面积只有小额外成本。但可以肯定的是,这样的集成方法需要早期的芯片和方案规划、设计的EDA工具的支持。我们与客户的经验显示,最大可能的优化潜力I / Os发生在产品定义阶段,或后不久。如果它是当芯片已经设计完成的,没有什么可以优化。”

包装基础设施变得越来越重要。“历史上,很少有严格的设计工具和EDA验证,”弗格森说。“我们现在开始看到重大的改变,甚至连OSAT年代搭载确保设计完整性的概念在整个生态系统。”

另一个需要解决的问题是缺乏适合inter-chip通讯通信协议。说:“今天HBM2是默认Garibay。“英特尔/阿尔特拉Stratix 10 HBM2用作客户可接受的港口,而且还定义了两个专用协议优化数据的动作。我认为有一个IP互操作性的差距,使芯片在2.5 d和3 d空间。调整公司的协议对于high-pin-count 3 d将是有用的。”

结论
我们还有很长的路要走chiplets可以购买和集成到一个产品,但是墙上的写作变得很清楚。节奏的黄列出了公司的策略思考。

“不要将整个复杂的SoC从一个节点迁移到下一个,”黄说。“分而治之。只有迁移部分的设计,需要最高性能提供的下一个流程节点。把复杂的功能IP,你花了这么多时间验证,并继续使用chiplets的形式。和利用2.5 d插入器等包装。最大化你的投资在移动到下一个节点。”

芯片设计的经济比技术的可能性正变得越来越重要。作为新节点变得越来越昂贵,包装技术开始寻找更多的成本效益和价格可能会大幅下降。任何公司没有看今天明天可能会落后。

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