纳米片如何堆积成finfet。
那事仿佛发生在昨天finFETs是解决器件尺寸限制所施加的缩小门长度和需要静电的答案。finfet的引入从22nm节点开始，一直持续到7nm节点。在7nm之外，纳米薄片器件结构将至少用于5nm节点，也可能用于3nm节点。纳米片器件结构是IBM[1]的创意，它巧妙地将FinFET结构翻转过来，然后将这些纳米片一个一个地堆叠在一起。这增加了每个活动占地面积的有效器件宽度，并最终增加了可用的驱动器电流。图1显示了纳米片结构从双叠结构到优化后的单叠结构的演化过程。图2显示了W中的改进eff(总有效宽度)，在固定的有源区域宽度下，将极其缩放的finFET与包含3个能级的优化单纳米片堆栈进行比较。
图1:纳米片演化[1]。
图2:Weff每个固定足迹[1]。
优化纳米片的性能需要仔细设计纳米片的宽度(D线)，即纳米片厚度(T线)和纳米片间距(Tsus)，如图3所示。图4显示了finFET和纳米片器件的结果器件电特性。经过精心的几何优化，纳米片在静电和相对于I方面都优于finfet在/我从即使具有更高的总Ceff(有效电容)，纳米片的交流频率性能也优于其finFET前身(图5)。
图3:纳米片几何形状[2]。
图4:电特性:FinFET vs Nanosheet[2]。
图5:交流频率比较[2]。
当我们考虑3nm节点及以上，首选的设备架构可能会再次演变，从纳米片到堆叠的叉车式架构[3]。堆叠的叉车设备类似于纳米片设备，只是现在fet和fet设备彼此相邻，并被介质墙隔开，这大大减少了n到p的间距。Imec的研究人员使用他们的2nm技术节点量化了叉车结构的功率性能优势。与纳米片设备相比，他们在恒功率下具有10%的速度优势，在恒速度[4]下功耗降低24%。这种性能增益是通过组合减少C米勒电容(由于较小的栅极漏重叠)，以及增加片宽以改善驱动电流的能力。
图6:finFET到forksheet[4]的演化路径。
当我们扩展到3nm及以上时，BEOL互连技术也必须扩展，以利用这些新器件结构带来的功率性能改进。BEOL互连需要提供低导线和通径电阻，以确保电力效率，并在较小的线宽下满足可靠性要求。到目前为止，双大马士革互连工艺一直是多代技术的BEOL主力，但未来可能存在扩展问题。直到最近，铜一直是互连的首选金属，但随着我们继续向越来越小的金属间距扩展，从电阻和可靠性的角度来看，它都受到了挑战。铜衬垫的要求限制了将这种金属扩展到更小尺寸的能力。这一限制促进了在局部金属水平上用Co、Ru和Mo等替代金属取代铜的研究。混合金属化或通过预填充是正在探索的扩展BEOL互连的其他技术选项(见图7)。
图7:混合金属化:通过预填充[5]。
除了金属的选择，在20nm间距形成金属互连的过程也在研究中。双大马士革的尺度限制导致了对减法金属蚀刻或半大马士革工艺的新兴趣。在这种方法中，一个通孔被蚀刻到电介质中，然后充满金属。然后将金属直接蚀刻在晶圆上。铜的蚀刻限制要求在半大马士革工艺中还需要考虑其他金属(如Ru或Mo)。半大马士革工艺流程有许多潜在的问题。其中包括更具挑战性的对准过程(因为一旦晶圆片被金属覆盖，就很难看到对准标记)，以及金属蚀刻和LER(线边缘粗糙度)问题。然而，半大马士革工艺流程也有许多优点。这些优势包括:
总体而言，通往3nm及更远的道路在器件结构和性能方面都充满了令人兴奋的机遇BEOL互连方案．当然，目标是最大化芯片性能，同时最小化芯片功耗、工艺复杂性和成本。这是一个极具挑战性的问题，需要大量的研究流程和设备建模，工艺集成和晶圆制造，以确定最佳选择。这项工作有望推动下一代纳米片和叉形片结构的商业化，因为我们向3nm节点和更高的节点迈进。
引用:
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