周而复始:10nm及以上的摩尔定律

由Greg Yeric从原by修改埃里克•菲舍尔

戈登·摩尔也写了他的著名的观察在那个时代，开发过程的人也是设计电路的人．随着时间的推移，事情变得越来越复杂，工作专业化开始出现，但多年来，由于晶圆厂一直在遵守摩尔定律，世界上一切都很好。是的，设计师必须想出许多技巧来提高功率和性能的伸缩性，但这是Dennard的问题，而不是Moore的问题。作为当今的设计师，如果你从最初的、单方面的角度来看待摩尔定律，那么摩尔定律确实早已不复存在。

或者至少去度个长假。

光刻技术被搁置，硅MOSFET正在失去其40多年来对可扩展性的控制。我想利用这个论坛提供一些关于这些方面的观察，它们分为两类:(1)更努力地压缩现有技术;(2)在日益复杂的技术扩展选项集中寻找最佳解决方案。

该爬楼梯了
而从16nm到10nm的面积缩放是广告的价格是1.9倍在美国，一旦你从光刻设备上跳下来，魔鬼就在细节中。无论你达到什么样的区域规模，它都将被过程成本的大幅增加所抵消，更不用说变化、互连寄生和可靠性等越来越糟糕的二阶效应了。例如，为了克服接触晶体管中缺乏直接缩放的问题，该行业已经吸收了成本5个新的中间线面具在10nm中，为了保持收缩，这些将需要更多的多重图案步骤，而且多重图案现在必须扩展到路由层。每当您添加多个模式掩码时，您都可以放心，您将退出启用音调的缩放权限(当然还要支付更多费用)。更糟糕的是，一些关键层可能需要扩展到两层模式(10层)到三层模式(7层)。如果双重图案可以造就一个设计师自食其果那么四种模式会让他转而喝苏格兰威士忌。

为了抵消过程扩展的困难，我们可以做的第一件事就是更加努力地利用我们所拥有的。一个角度是深入研究二阶问题，剔除超额利润的领域。与石油峰值类似，我们必须继续投资于我们行业的深水钻井和水力压裂技术。我上面提到的三个问题都适用于这个概念。在变化方面，大多数消费产品设计仍然是基于他们的方法，这显然是萝卜挤压的主要竞争者。考虑到模拟和注销的实际芯片在统计上保证从未实际存在，这有点有趣。SS/FF和SSTA之间存在潜在的婴儿阶段，我们称之为xOCV。一个令人鼓舞的发展是自由标签对添加的开放减额表中的回转/装载尺寸．在这个讨论中，我们可以更好地理解各种VT和L设备口味之间的跟踪。

当多模式扩展到路由层时，也存在与线寄生边缘非常相似的机会。在光刻-蚀刻-蚀刻(LELE)处理的情况下，耦合电容现在作为掩模对齐的函数而变化。处理这个问题的简单方法是乘以额外的LELE最坏情况角。但是，在现实世界中，骰子中并没有均匀的移动，因此机会的气味类似于xOCV。考虑热变形效应，在一定程度上依赖于布局，和LDE总是一个很好的地方开始时，翻边缘岩石。

自对齐双模式(SADP)是提出的一种可以缓解一些LELE问题的选项，但它也不是免费的。例如，如果间隔是电介质，耦合电容的变化就会小得多。出于同样的原因，负责互连电介质完整性的人也必须喜欢SADP。使用间隔定义的技术，LER也更少。然而，SADP将重新引入禁止音高，因此其整体规模将低于预期。其次，它向我们介绍了相邻行端点周围的额外约束，如下图所示。

(将于ISPD 2014）

如上所示，有时SADP热点的解决方案是反直觉的行结束扩展。为了了解SADP(或任何新的光刻技术)能够为您提供什么，您显然需要路由一些完整的设计。

定向自组装(DSA)已经获得惊人的势头，甚至与10nm技术相提并论．由于我对DSA的接触有限，我看到了缺陷，尤其是一些隐藏在表面之下的缺陷，加上一组有限的指导模板，使得DSA的价值主张不如宣传的音高缩放。

从晶圆厂的角度来看，一个更简单、更有吸引力的选择是消除令人头痛的2D图案，使用完全单向的金属图案，然后将线的末端切割到图案中。这是一个体现赠送的光刻技术．这种方法有许多缺点，需要作为实际成本评估的一部分。首先，从拓扑上讲，栅极触点几乎总是需要一个额外的M1轨道，这占用了原来有源晶体管可用的面积，减少晶体管驱动器从来都不是一个好主意，即使你的标准单元高度保持不变。根据不同的应用，你会看到不同数量的面积增加与削弱晶体管。现在，晶圆厂可以弄清楚如何支持位于活动区域的门触点。这将从根本上简化物理设计，并使这个问题过时。每当我想听别人笑的时候，我总是在与优秀的人开会时提出这个想法。其次，对于M1的所有弯曲，你现在需要在M2上加一个通道，然后到你想去的地方，然后再加一个向下的通道。最近，通过电阻几乎是免费的，但在10nm及以上，它肯定不是。同样，表现和/或面积将付出代价。 And what about the traditional cost of a via: yield? And by “a via” I really mean “boatloads of vias.” Yes, you can reduce the via count penalty by adjusting your layout style, but you will be adjusting it from something that was more dense to begin with. Also, let’s not forget that all this extra M2 isn’t free. M2 wires that occupied that space previously now need to go up or around, and in each case that will cost you. But (and here comes the broken record part) you won’t see that until you implement a test chip.

只要我们谈论的是互连，电迁移已经迅速从轻微刺激上升到ppa限制器，晶体管电流密度、电线横截面和寄生电容的必要趋势使其非常清楚地走向哪个方向(而不是北方)。一段时间以来，EM规则包含了对实际设计用例的理解(AC效果和薄板效应例如)，但EM规则验证的现实是，这是一个带宽非常有限的过程(一次将芯片放在烤箱中数周)，同时它试图模拟一个固有的统计问题(多晶材料意味着由于随机晶粒结构而产生的变化)。因此，统计上相关的信息几乎不可能与现实世界的物理设计用例(包括带角和球钉的短线)的排列进行实际测量。事实上，如果你看一下EM文献，大多数数据的失败率可低至1%，然后明显的多模态分布可外推至ppb。我闻到了利润的味道。

CMOS之后是什么?
这个链接提供了一个很好的，及时的总结，越来越不直接的晶体管缩放世界。我提出的第一点，或者至少是同意的一点是，在研究所有这些潜在的晶体管技术时，你需要应用严格的基准。这意味着让一个候选晶体管具有真实的水平和垂直尺寸(低于10nm节点)，具有真实的寄生，用它们构建一个真实的电路，然后，只有在那时，才能测量它们的相对有效性。举个例子:高流动性渠道。它们受到了大量的关注，但大规模的移动性并不能直接转化为微处理器的性能。以锗为例，它似乎正在与RRAM争夺IEDM会议的完全统治地位。我们在ARM的团队最近对PFETs的锗进行了一些详细的预测建模，在我们已提交发表的研究中，我们发现在现实的栅极长度、栅极氧化物等情况下，大部分迁移率增益都损失了。然后，加上较小带隙的影响，包括泄漏和变异性的增加，我们并没有得出一个非常令人鼓舞的结论。许多相同的问题适用于将化合物半导体的大尺寸利益转化为纳米制度。tfet是另一个热门话题，但他们不仅需要找到更多的驱动电流，他们需要实际降级，因为几乎肯定会增加变化。 A possible interesting scenario for TFETs would be if they could be integrated in a low cost manner alongside other higher performance FETs. That doesn’t seem entirely out of the question.

也许善有善报，善有善报。门全能纳米线似乎是finfet的一个更简单的扩展，而不是一些更具破坏性的选择。但前提是它们是水平的。垂直GAA纳米线将(这里有一个双关语)彻底改变物理设计，因此似乎在晶圆厂面临雪球的机会(你自己推断)，很可能在实际产品中获得动力NAND世界，并且能够利用别人的整合战斗总是爬上可行性阶梯的好方法。而IBM最近帮助石墨烯库存用石墨烯芯片发送短信在美国，要克服石墨烯的带隙限制，并将其应用于低功耗逻辑器件，还需要爬上一座陡峭的山。顺便说一句，当你看到可能的候选产品时，你会发现fab的营销部门会很好地放弃所有围绕finfet的“3D比2D好得多”的语言，因为可能的前进道路是下降到真正的2D，然后是1D，以控制载波限制。在设备方面，很少有简单的扩展选项，剩下的大多数都是复杂的命题，无法准确理解它们实际能提供多少好处。

由于接触电阻缩放，所有的奇迹都将成为取代令人尊敬的硅MOSFET的设备，它将成为性能方程式中的少数人。如果我们想让我们的行业保持在性能路线图上，我们可能希望重新考虑这样一个事实，即我们90%的研发预算用于晶体管开发，而我们开关中的大部分电阻将在其他地方。因为接触电阻在历史上并不是大多数人，我们并没有从统计学的意义上真正了解它们。接触电阻不是正态分布的。我们应该建立多少的自相关性模型?我在上面讨论的萝卜挤压领域也有机会。或者，可能会有一些成功的开箱即用的解决方案，例如增加绝缘层以减少电阻或碳纳米管．我们会需要他们的。但是最好的最终结果，如果这不是变得可怕的冗余(不，不再有任何空间冗余接触，那些留给我们许多代技术)，将来自于全面评估设备，光刻和互连缩放在全芯片中各种选项之间的相互作用。

我们最近看到了这一原则在10纳米缩放方面的作用，其中晶体管的性能正在提高用作实际音高缩放的代理．虽然把晶体管性能刀带到音高缩放枪战中可能有点可疑，但从整体角度来看，这是一个技术上准确的点。性能，如果提供了功率缩放，可以直接交换面积缩放(通常甚至超过1比1)。然而，作为一个副作用，真正需要推动最大性能的产品最终会有一个独特的成本观点。当你把芯片实现推向最大频率时，你会发现自己陷入了SP&R的困境，在这种情况下，你会越来越脱离基本的晶圆成本——对你来说，任何性能上的改进最终都像是面积缩放。所以这里多一个遮罩，那里多一个遮罩，看起来都是双赢的。这一论点甚至可以延伸到基本晶圆成本，在SOI finfet的例子，因为他们的内在的性能优势．

问题是，除非你能负担得起自己的专用晶圆生产线，否则同样的工艺将需要为性能要求较低的“膝盖以下”应用程序提供价值，而这种面积/成本的哈哈镜是不存在的。当然，这两种类型的应用程序在同一块SoC硅片上彼此相邻，但每种设计的比例不同，导致了关于最佳整体解决方案的过多意见。在这种情况下，我们可能会发现低成本的3DIC有更大的好处:性能要求高的电路可以通过172掩码流程获得最佳的全局成本最低，然后与性能较低的逻辑结合，通过更简单的流程实现成本最低。也许是相同的节点，只是没有一些花哨的东西。那么，对于不同的设计，正确的答案可能是不同的。这是3D所能实现的最重要的功能和性能优势。而3DIC仍在standards-forming阶段由于成熟的产量(成本)和EDA基础设施，这看起来像一个关键附加武器摩尔定律兵工厂

总而言之，有很多选择可以帮助我们进一步扩大摩尔定律，但没有办法，自动扶梯坏了，我们要爬楼梯。我们将需要扩大我们的利润焦点，我们将不得不应对一个日益异构和复杂的“芯片上”系统。也许这对我们有好处。令人难以置信的、长达数十年的、指数级的传统流程扩展进步，可能已经让生态系统的其他部分在中间变得有些软弱(不是你，你看起来很棒。我们都知道我说的是软件工程师)。而且，2014年是摩尔原创论文问世49周年，今年2月是摩尔原创论文问世50周年美国心脏月．

后记
顺便说一句，那个哭泣的设计师(这是多余的吗?)最后和所有的苏格兰威士忌一起昏倒了。然后他做了一个梦。定向自组装技术已被用于播种制服半导体碳纳米管把它们紧密地排列在一起。然后重复逻辑设备的单片层．然后将更多的CNTs填充到低电阻通孔中，并与多层石墨烯线结合，大大降低了互连RC，提高了热导率，并且没有明显的电磁约束。有人终于想出了如何在设备的活动区域上放置栅极触点，允许在物理设计上进行戏剧性的简化。在那上面坐着一个4F²横杆通用存储器。全部在450mm晶圆上，120 WPH EUV。

然后他醒了。

还有宿醉。

在楼梯下面。

还有很多包袱要背，满是顾客的期望。