晶体管的选择缩小7海里

芯片制造商目前正在加大硅finFETs 16 nm / 14 nm节点,计划规模相同的技术到10纳米。现在,该行业关注的晶体管选项7海里。

有一段时间,几个下一代晶体管类型涉及的主要竞争者。目前,行业缩小选项和一个技术是一个令人惊讶的在7纳米晶体管总统竞选的硅finFET。这种技术可以在两个方向,即7海里批量CMOS finFETs或SOI finFETs。在这两种情况下,一个7海里finFET可以引入锗进入通道。

当然,这可能会改变在一夜之间如果半导体行业找到一个更好的晶体管的选择。即一些芯片制造商,英特尔,甚至可能超越竞争,搬到新一代在7纳米晶体管。最主要的竞争者是gate-all-around场效应晶体管。其他选项包括III-V finFETs,纳米线场效应晶体管和量子finFETs。

但是现在,趋向于IC行业更愿意延长一个已知量更喜欢finFETs至少两代人。它允许IC设计师利用现有finFET基础设施。在7海里,它可能是风险太大而昂贵的新一代晶体管。“我们可以规模finFET 7海里的维度,”特里钩说,高级技术人员IBM。“我们倾向于规模。你不希望中断(在搬到一个新架构)。从工程的角度来看,这是激动人心的新闻。但是你不想住在激动人心的时刻,可以这么说。”

但扩展finFET 7海里提出了重大挑战。搬到新一代晶体管也不是一个简单的任务。现在还为时过早,告诉哪种技术将会主导5 nm和超越。

最安全的路径
在前面的许多实体之间的路线图,今天的硅基finFETs应该撞墙在10纳米。在7海里,领先晶体管候选人是高机动或III-V finFET,紧随其后的是新一代5纳米晶体管类型。

但根据目前的状况来看,今天的finFETs比此前认为的可以进一步扩展。III-V材料没有准备好7海里。和行业继续工作在下一代晶体管类型5 nm和可能在7海里。

仍有许多未知,所以芯片制造商保持他们的选择权。不过,现在最安全的路径是当今finFETs规模7海里。“根据我所看到的,人们会和规模finFETs避免改变晶体管的类型,”克里斯•霍布斯表示过程、材料和数量在Sematech项目经理。“人们看到很多不同的东西在10 nm和7 nm节点。现在人们正在做finFETs。我希望在这些节点finFETs。”

在当今finFETs,电流的控制是通过实现一个门的三方在每个鳍。理论上,7海里finFET将包括传统晶体管特性,如铜互联、性能和high-k /金属门堆栈。翅片高度仍然是一个移动的目标,但鳍宽度可以测量大约5海里。相比之下,英特尔finFET的鳍宽度技术13在22 nm节点和8在14 nm节点,据估计。

从那里,7海里finFET可以在不同的方向。例如,芯片制造商可以批量finFETs或使用完全耗尽SOI finFETs绝缘体(FDSOI)技术。都有一些优点和缺点。一方面,SOI基板比散装晶片更贵。但另一方面,SOI finFETs可能会更容易。”(FDSOI)使更好的门高度控制,”IBM的钩说。多年以来,IBM一直FDSOI的支持者。

也许最大的区别今天的finFETs和7海里finFETs通道材料。10 nm和/或7海里,芯片制造商可能会引入锗的通道,预计提高整体设备的机动性。芯片制造商也正在看异国III-V 7纳米材料,但该行业可能推出这些化合物直到5海里。III-V材料,芯片制造商必须面对晶格不匹配等问题。

“这样做是为了改变硅材料之外的东西,这本质上有更高的电子和空穴迁移率。这是我们行业的焦点现在下一个节点,也许10 nm或7海里。”Reza Arghavani说,研究员林的研究。“所以10 nm左右,你会看到慢慢朝着锗硅(英吉利海峡)。关于III-V,更多的具有挑战性的过渡。但这不是一个不可能转变。”

7海里finFET是说起来容易做起来难。有许多的困难和昂贵的过程步骤。最严峻的挑战之一是使翅片结构。第一步是模式。翅片的模式仅一步,看着四个不同的行业光刻技术7点选项nm - 193 nm液浸式光刻和自对准四模式;193 nm和定向自组装(定向自组装);极端的紫外线(EUV)光刻和自对准双模式;或EUV和DSA。

芯片制造商想插入EUV简化模式的步骤7海里。但最近的一项调查显示eBeam倡议,目前还不清楚如果EUV就可以。“许多业内人士的调查回应声明:“我们仍然希望(EUV)发生。但在公开场合,每个人都说:“我不知道如果我们能指望它。所以我们最好有备份计划,”阿基说》d2的董事长兼首席执行官。

流模式确定后,芯片制造商可以考虑下一个困难步使得finFET锗的通道。在这一步中,有两种不同的options-direct腐蚀或鳍替换。“直接腐蚀,你基本上在大面积种植锗或硅锗。然后,使用光刻图案鳍,像硅鳍,”Sematech霍布斯说。”(在更换鳍),你会形成一个虚拟的硅STI的过程。然后,你将做一些类型的腐蚀过程鳍。然后,你会再生锗或硅锗的地方假鱼翅。”

现在,困难的部分来了。首先,芯片制造商必须决定是否应该PFET和/或锗混合场效应电晶体。第一个设备可能包括PFET锗。以后会有场效应电晶体。然后,供应商必须决定多少锗含量应该进入PFET和/或场效应电晶体。

“这个行业仍然是看你需要多少锗。我们的数据表明一个非常好的促进与25% PFET锗。一些较低的百分比可以PFET,”霍布斯说。“更高的百分比将有助于进一步推动它。人们可能希望采用较低的百分比在早期并切换到一个更高的比例。这将是一个选择的个体企业。这是一个优化过程。”

行业面临一些挑战,从硅锗的通道。“高迁移率较低能带隙,”亚当说品牌,晶体管科技集团高级主管应用材料。“锗有一些问题需要克服。隙非常低。这意味着有很多泄漏的材料。”

为了简化问题,行业可以为PFET集成锗,同时保持现有的场效应电晶体硅的内容。“硅对NMOS仍然是一个不错的材料。但即使硅保持NMOS的通道设备上,仍然有很多设备形成的复杂性。例如,这些设备结构可能需要复杂的epi层堆栈,”品牌说。

下一代晶体管
还有大量其他的挑战让finFETs 7海里。挑战引发另一个thought-move下一代晶体管类型学院7和/或5 nm。基于当前的计算,今天的finFET可能耗尽体力5 nm,促使新技术的必要性。“现在,这些数字是5 nm附近的问题,”林Arghavani说。“我们正在把一个(晶体管技术)改变7 5 nm之间的某个地方,可能5 nm左右。”

到目前为止,没有共识在下一代晶体管领域,每种技术都有其利弊。一个选择是III-V finFET-is finFET III-V材料的渠道。与此同时,在gate-all-around,门是放置在所有四个边的通道。多层纳米线场效应晶体管gate-all-around的一个分支。然后,有更多的异国情调的技术(如隧道场效应晶体管(TFETs)和单片3 d芯片。

最吸引人的选择,根据应用的品牌,是gate-all-around。“密度是必要的驱动事情向前发展。所以gate-all-around就是我们要解决这个问题的方法。TFETs不会解决密度。在许多方面,这将使事情变得更糟。甚至有一个质疑III-V密度可以解决挑战,”品牌说。

其他选项包括3 d - base技术。IMEC,正在开发一个垂直纳米线设备。“有积极的研究设备像gate-all-around多层纳米线的设备从finFET架构,”亚伦说中国农历新年庆祝活动之前更换灯笼内,在Imec逻辑项目的主任。“这些设备提供更多的短沟道静电控制,但他们也增加更高的过程的复杂性,尤其是叠高,密集。”

与此同时,东航Leti整体发展3 d芯片。这涉及到一个堆积前沿晶体管的过程形成一个整体的3 d芯片。”是一个重要的基本物理问题(与单片3 d)”应用的品牌。“你有一个更严格的热预算免疫印迹,沉积和epi。退火是最具挑战性的问题。”

然后,有老standby-the finFET。的III-V finFET 5 nm可能是一个可行的选择。它甚至可以推出新一代晶体管在5 nm的必要性。“更有可能让人们继续III-V比开关上的finFET类型的结构建筑在这一点上,“Sematech霍布斯说。

不过,还为时过早预测5海里。除了5 nm,行业正看着一批post-CMOS技术,所有这些仍然具有挑战性。“技术像碳纳米管不进入黄金时间很快,”应用的品牌。“硅将走得相当远。”