半导体内存进化和当前的挑战

第一个电子虚拟内存是Williams-Kilburn管,1947年在曼彻斯特大学开发的。它使用一个阴极射线管存储位点在屏幕上的表面。计算机内存的进化从那时起磁存储系统,包括许多如磁鼓内存,磁芯存储器、磁带驱动器,和磁泡存储器。自1970年代以来,主要集成半导体存储器类型包括动态随机存取记忆体(DRAM)、静态随机存取存储器(SRAM)和闪存。

当我想到计算机内存,我认为主要的DRAM和SRAM。DRAM的密度是两个内存类型,尽管SRAM芯片上最快的高速缓冲存储器。这两种类型的半导体存储器已经存在了几十年。DRAM开发推动了密度和成本,和DRAM需要刷新周期维护存储信息。SRAM的发展,另一方面,推动了细胞面积和速度,和SRAM不需要刷新周期保持存储“1”和“0”。

DRAM技术从早期的随机存取存储器,或RAM。之前DRAM的引入,RAM是一个著名的内存的概念。RAM内存暂时保留内存读/写操作期间,擦除记忆每一次计算机是关闭的。RAM最初使用一个精心设计的系统笨重和电力的电线和磁铁饿,在实践中否定的理论效率。IBM的传奇贡献,感谢罗伯特•Dennard减少RAM是一个只使用一个存储单元晶体管和储存电容。Dennard的最终效应的发明是一个芯片上可以容纳十亿或更多的RAM细胞在现代电脑。

今天的DRAM技术的复杂性是由许多相同的发展挑战,影响cpu,包括多模式和邻近效应,以及存储节点泄漏问题。DRAM开发需要精确的建模预测和优化等效果,避免产生问题。例如,挑战与位线(提单)芯垫片和面具的转变可以是至关重要的在确定BL-to-active区域(AA)接触面积,如果如果不加以解决,会导致贫穷的收益率。

识别和关联的特定工艺参数驱动wafer-level单独使用晶片实验失败是极其困难的。生产测试晶圆在过程变异研究,测量产生的晶片的接触区域,非常耗时和昂贵的。这段时间和费用使用先进的流程建模技术可以避免。地区的最低联系可以确定基于DoE(试验设计)统计变异研究,通过建模提单垫片厚度变化和提单同时面具转变。这个过程变异能力,再加上一个内置的搜索/刚果民主共和国的能力结构,会导致识别的最小接触位置在芯片领域。SEMulator3d是一个流程建模平台,可以执行这些类型的研究。使用SEMulator3D,我们可以执行一个过程变异研究看潜在问题与提单芯垫片厚度和面具的转变。图1 (a)展示了一个示例使用SEMulator3D检查提单垫片厚度的影响,面具提单/ AA接触面积上的转变。图1 (b)标识的最小接触面积的芯片上的位置。

图1:(一)提单/ AA接触面积与提单垫片厚度和面具转变,(b)说明了兴趣的最小接触面积。

另一个进程的担忧产品过程开发存储节点接触接近邻近的活跃地区,由于过度接近可能导致设备短路。追踪这些潜在的短裤的根源是困难的,但他们可能会导致灾难性的可靠性和收益问题在开发周期的后期。精确建模和识别的最小差距电容器接触和AA在不同z-locations tape-out之前,可以帮助缓解这些未来的可靠性和收益问题。图2说明了提单AA接触区域中发现流程建模和强调最小间隙位置,通过过程或设计更改需要解决。这两个例子说明之间的复杂交互过程步骤和由此产生的对DRAM可靠性和产量的影响,以及能够准确地对这些交互建模的重要性。

图2:虚拟晶片制造过程建模(SEMulator3D)显示潜在卖空存储节点之间的联系和AA。

闪存于1984年发明,可以擦除的,re-programmed很多次了。它用于存储和数据传输在消费设备,企业系统和工业应用。闪存数据保留在较长一段时间,不管是否flash-equipped设备启动或关闭。闪存现在已经从一个2 d技术变成3 d技术(3 d NAND),提供存储密度的增加。

一个单层的3 d NAND腐蚀结构复杂,由于一个非常高的长宽比洞必须蚀刻在一组交替的材料。此外,弯曲和倾斜的洞在腐蚀过程中必须避免。还有另外一个要求创建一个“缝”腐蚀分离邻近的记忆细胞。3 d与非结构的复杂性增加“楼梯”腐蚀形成所需字线(WL)接触。一个完整的3 d NAND数组,在SEMulator3D建模如图3所示。它说明了结构复杂性的最先进的3 d NAND内存设计——这是一个简单的单一层结构。

图3:一个层3 d与SEMulator3D NAND闪存存储单元建模。

过程的复杂性急剧增加在过渡从2 d到3 d Flash内存结构,因为3 d结构需要一个多层pillar-etch操作。现在大多数3 d NAND内存栈两个层次高,增加一个额外的担忧的顶级底部层错位。的问题和关切的多层3 d NAND支柱腐蚀如图4所示。

图4:SEMulator3D输出说明层错位问题和腐蚀抵消产生的支柱。

在这个图中,我们显示的一个例子层错位和腐蚀抵消产生的支柱。这种类型的偏差可能是由于过程的可变性,必须纳入任何3 d NAND过程开发项目。从这个例子中,可以看出tier-to-tier对齐中扮演着一个关键的角色在创建一个健壮的多层3 d NAND内存单元。类似于我们的DRAM的例子,美国能源部的统计变化研究可以运行在SEMulator3D NAND多层三维模型的校正误差,并使采取纠正行动的可能性没有wafer-based测试的时间和费用。