研究升温3海里,事情将会非常紧张。
有很高的信心,数字逻辑将继续萎缩至少3海里,并可能降至1.5纳米。这些需要设计团队如何处理能力将发生重大变革。
这是进化对于大多数芯片制造商。五年前不到少数权力的最大型组织的专家。今天,每个人处理力量以一种方式或另一种方式。但在3和1.5 nm,力量将变得更复杂的几个重要原因。
首先,噪声将是一个普遍的问题。在3海里,电介质会小于10原子厚。在1.5海里,如果该节点实际发生,将会有更少。布局需要的类型和来源的深刻理解噪音,如电磁干扰和功率输出网络。也将从当前漏热噪声和动态功率密度。甚至连电线将因电阻/电容产生热量。在这些维度和电迁移能改变所有类型的噪声的动态,创建自己的一组物理效应。
很可能是晶体管这些维度,他们从其他组件将需要隔离内部包,因为减少模拟电路3海里是适得其反。因此,噪声将会考虑在多个维度,包括电路是多久。几年前出现的一个想法是用在矽通过静电放电的渠道。可能tsv将用于多种目的,因为他们在这些包中实现,信号隔离和保护他们免受任何可能的中断,是否在2.5 d或3 d-ic配置。
第二,变异变得更糟的是在每一个新节点。在过去,这是通过guard-banding处理,但在3和1.5 nm, guard-banding没有帮助。面临的挑战是最小化从电子隧穿效应信号漂移,并抛出一个未知的变化到整个过程。只添加更多的电路增加了问题。
变化来自许多来源。它基本上是制造等效噪声的设计。GDSII的交给fab GDSII不一定匹配芯片上的印刷是什么原因从杂质在晶片设备的钱伯斯的差异。所有这些影响力量在这些节点。这反过来会影响可靠性,因为变化可能导致潜在的缺陷。加入电迁移和热迁移在死亡,这变得更加具有挑战性的解决。这就是为什么只孤立那些需要最先进的功能节点到单独的死,和包装在一起,开始看起来更有吸引力。
第三,收缩特性的好处之一是低电压的能力。需要更少的能量实现相同的功能在数字电路如果距离更小,更薄的一切。但减少电压也减少了所有公差,所以设备3比7纳米纳米更敏感。更糟糕的是,有最低电压需要保留的数据在内存中。正在开发新的内存类型来处理这个问题,但它还为时过早,如果他们将足够强大来处理相同数量的读/写操作在过去。
如果记忆不会持续足够长的时间,操作的数量可以减少通过合并operations-essentially越来越/读/写周期和减少周期的总体数量。但这只是在概念阶段。有问题多于答案,通常相当于非常昂贵的设计。
权力仍然是主要症结之一继续扩展,并从所有迹象表明解决权力相关的问题只会变得更加重要和困难的在每一个新节点。
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