寻路超越finfet

尽管业界可能会继续寻找方法来扩展CMOS finFET技术，但在不远的将来，制造更快、更低功耗的ic将需要更多颠覆性的变化。对于一个可能只有5到7年时间的东西，有一系列令人生畏的竞争技术。从EUV光刻和六轨设计，到用于互联的钴和钌以及用于通道的SiGe等新材料，工艺的改进将有所帮助，但不久之后还需要新的器件结构，研究人员正在关注包括纳米线、碳纳米管、隧道、单片3D、自旋和2D材料在内的大杂院。

最上面一行是历史缩放改进。虚线是自2012年以来单独缩放的实际和预测结果。蓝线是在光刻、材料、器件类型、设计和系统级优化方面综合改进后可能实现的结果。来源:imec

栅极全能纳米线在7nm时性能优于finfet
imec工艺技术高级副总裁An Steegen认为，由于finfet在速度和功率方面的潜在收益在7nm时开始放缓，模拟表明栅极全能纳米线开始看起来是更好的选择，他将在“5nm以外的寻找路径”项目中讨论这些问题SEMICON西部20167月12日。虽然finfet在从14nm移动到10nm时允许>40%的电压扩展(μ W的动态功率)和>20%的性能增益(GHz)，但移动到7nm的finfet的增益分别仅为<30%和<15%，而7nm纳米线器件应能看到更大的>44%的功率改进和>20%的性能改进，以及在5nm时类似的规模增益。

Imec通过外延生长和蚀刻交替层Si和SiGe的翅片来制造纳米线，选择性地蚀刻掉SiGe，留下硅纳米线，然后在其周围沉积介电和金属层。Imec也证明了这一点

imec研究人员认为，在7到10年内，III-V和2D材料、隧道或自旋等新的开关机制以及通过各种类型的3D集成在系统层面上进行优化，是持续提高性能的关键。

碳纳米管演示
碳纳米管(CNTs)固有的1纳米直径尺寸可能解决大部分结垢问题，IBM研究人员在碳纳米管末端的零维点接触处制造原子级金属-碳键，从而在非常小的尺度上实现低电阻接触的关键问题上取得了进展。沿管沉积的金属尺寸受到光刻技术的限制，但它们并不重要，因为键合和实际电流注入只发生在开放的碳纳米管端点接触区域，在那里管有必要的可用键合位置。虽然已经发表的研究需要比实际生产更高的温度，但最近的发展已经大大降低了这一点，这很有趣，Han说。

碳纳米管的另一个优点是，通过使用具有不同功函数的接触金属，它们可以用于p- fet和n- fet。然而，高密度、均匀的碳纳米管对齐仍然是一个关键的挑战。虽然许多研究小组在一个衬底上生长排列良好的碳纳米管，然后将它们转移到器件衬底上，并从生长的混合物中去除金属碳纳米管，但更实际的均匀批量制造方法将需要直接在器件晶圆上沉积和刻印已经纯化的全半导体碳纳米管溶液。这通常包括使用传统的光刻和蚀刻在基板上制作模板，然后将该图案的一部分功能化以从溶液中吸引碳纳米管。Han指出:“我们的目标是10nm的间距，现在我们已经达到了这个距离的5倍左右。”

tfet在低电压下优于CMOS
电子在小尺寸的势垒中通过隧道的趋势为finfet的扩展提供了一个有前途的低电压开关机制，因为在不降低性能的情况下，很难进一步降低CMOS的每次操作的能量。隧道fet在低电压下的性能优于CMOS，但要使足够的通流通过隧道势垒来实现仍然是一个挑战。

最近一些最好的结果来自Suman Datta的实验室，他将在7月12日至14日在旧金山举行的SEMICON West上发布最新进展。他和诺特丹大学和宾夕法尼亚州立大学的同事们展示了一种III-V异质结隧道FET，具有低工作电压和创纪录的高通流(尽管还没有达到击败CMOS的目标水平)。其中一个关键是清洁技术的进步，以实现高活性InGaAs (fet)和GaAsSb (pet)通道与电介质之间的低密度陷阱的高质量界面。达塔说:“你必须从内部清洁腔内的材料，这样它就不会产生天然的氧化物。”“我们需要更全面的集群处理，对这些堆栈进行就地清理。”

降低未来逻辑电路工作电压的一种选择是用共同的变质缓冲技术形成互补的p型和n型异质结隧道fet。资料来源:苏曼·达塔，宾夕法尼亚州立大学和圣母大学。《化合物半导体》杂志。

制造tfet还需要外延技术的进步来构建复杂的III-V纳米柱，并弄清楚如何蚀刻所有蚀刻速率不同的材料堆栈。Datta指出:“但许多TFET的尺寸问题与mosfet的问题相同，因此取决于TFET的插入点，在硅上集成替代通道材料的许多问题可能已经解决了。”

他指出:“finfet之后的情况很难预测，但在5nm技术节点及以下，由于短通道效应，finfet的性能可能会下降。”“栅极全能纳米线似乎是一种更熟悉的技术，但它们确实是从鳍片开始的。虽然finfet每足迹获得很大的驱动电流，但一旦将其分解成几根纳米线，就失去了驱动电流的优势。你可能需要把鳍片掰成四根纳米线来获得足够的电流，所以为什么不做一个更高的鳍片，并找到其他方法，如结设计来控制短通道效应呢?”

在7月12日的SEMICON West 2016上，这些演讲者将与来自ea - leti的其他专家一起讨论单片3D集成，以及Synopsys公司的“超越5nm的探路”项目的性能模拟。其他相关的会议集中在近期的规模问题，下一代互连和大学研究项目。

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