2.5 d供应链准备好了吗?

少数大半导体公司开始发布了2.5 d和扇出包装计划在过去几周,为第一个重大转变远离50年来摩尔定律。

这些举措配合商业报告2.5 d芯片从芯片装配工和铸造厂,现在正在开发。已经有迹象显示,这一趋势是收集蒸汽。设备制造商一直在讨论与分析师先进的包装将如何影响他们的发展计划。经过近一年的延迟,高带宽内存今年早些时候被引入市场。还有被铸造厂和公告OSATs2.5 d芯片目前在商业生产,更多的在路上。

不过,过程远非一帆风顺。不是芯片不能使用插入器或microbumps甚至债券电线包括更多过去的PCB在一个包中。但是在平面CMOS供应链相比,堆积死是一个比较新。数百亿美元花在平面功能萎缩小矮人的金额用于多个芯片包装在一起,尽管multi-chip模块自1990年代以来已经存在。铸造规则仍在发展中。一些EDA工具和IP,但更多的堆死仍需优化配置。在使用这些包装的方法和经验仍然有限,即使他们正在不断发展。

什么准备好了
然而,芯片制造商、IP供应商,包装房屋和铸造厂投手比开始时一个不同的故事。现在有一些最先进包装策略在一个识别多么昂贵的它已成为开发芯片16/14nm, 10 nm和7海里,多少业务他们会离开桌子上如果他们不认识许多芯片制造商不会去那里。

迈威尔公司例如,刚刚开始推出所谓的“虚拟SoC”2.5 d体系结构称为麻吉,与第一个类似lego模块添加在余下的2015使用内部开发的互连技术。

“问题不仅仅是成本了,”迈克尔·齐默尔曼说,副总裁和总经理马维尔的连接,存储和基础设施业务。“这是整个开发工作以美元和年。没有很多供应商能够证明花费数十亿美元,所花费的时间让这些芯片市场,和所需的资源实现它。我们的目标是恢复合理的上市时间方向反向。而不是大规模集成,您可以将芯片到零件和单独成模块的问题。让创新的步伐在每个死独立于其他死。”

他指出,最初有很多质疑的方法,但在过去的几个月里,怀疑已经消失了。“当你考虑到互连是8 gb每秒一串行连接,你可以把25线在1毫米空间,这意味着你可以有多达50 gb每秒死去死8纳秒的延迟。”

类似的故事被更频繁地重复整个行业。日月光半导体集团自2007年以来一直在与AMD将2.5 d包装市场。

“我们有插入器的成本问题,”迈克尔说苏,AMD的负责死亡堆积在AMD设计和技术。“但我们设法减少到一个更好的价格点。两年前,这项技术还在发展阶段。此后我们减少的数量特征,增加了产生学习和现在有多个玩家使插入器。”

结果是一个图形卡是40%的博彩市场shorter-small足以适合6英寸PCB-runs 20°C冷却器75°代替90°,和这是16分贝安静。它还提供了比以前的版本增加了2倍的性能基于GDDR5和密度的两倍,它允许系统制造商把性能提高系统的其他部分不超过预算。商业化和插入器现在从最主要的铸造厂,苏说,价格将继续下降。

客观地看,不过,这并不是一个微不足道的项目。花了八年的熨烫出具体操作细节,成千上万的迭代的芯片去狼AMD和ASE的巨额投资。

“有240000个疙瘩,我们需要连接在一起,”凯文张说,日月光半导体业务开发和工程副总裁。“你必须确保每一个连接。我们还必须选择正确的材料和设备,并找出如何选择正确的设备。”

张指出,很多成本与体积成正比,意味着价格将下降一次量和产量增加,材料和建筑设计不够成熟。但他补充说,在多个死的价值整合不同的组件不能被夸大,因为它允许灵活性能够目标多个细分市场以最少的时间和精力。

IBM Microelectronics一直致力于这项技术至少十年。现在的一部分GlobalFoundries,合并后的公司是航运2.5 d和充实三维集成电路零件使用在矽通过。公司的首席技术官加里•巴顿看类似的趋势发展。“我们已经看到增加请求报价为2.5 d的解决方案,”他说。“随着交易量的增加,这有助于压低成本。然后人们看到它的航运和开始意识到这是真实的,他们可以使用它。”

这个故事是一样的台积电。“向量持续高性能阵营,”汤姆说,铸造的董事之一。“它提供了更好的带宽,和消费市场这是可以做到的低成本和高质量的特点。这将使用一个硅插入器。但即使你的PCB和把它在一个包中,你会得到更好的结果。”

台积电的产品在这个地区有两种口味,扇出技术它调用信息(综合分列)和一个完整的2.5 d方法调用CoWos在衬底晶片(芯片)。关丽珍说CoWos的优点是,它可以使用最新的技术集成性能最高死亡与模拟传感器在老技术。“这是一个巨大的市场。它包括物联网、汽车和高性能计算。CoWos将解决高性能需求,信息将解决另外两个。”

台积电的第一个版本的计划预计将在2016年推出。有一些其他的迭代计划信息,包括through-mold通过和查资料通过。

从战壕里
这一切听起来像堆死完全铺平了道路,但公司参与开发这些芯片发现没有一切都是如此完美。

“如果你看看平面硅,从GDSII面具店,有明确的规格,”Mike Gianfagna说,负责营销的副总裁eSilicon。“如果你通过的要求,标准,那么下游供应商可以使芯片。失踪的2.5 d。如果你有翘曲问题,接触问题或产生问题,你不知道。如果芯片失败,你必须签署弃权,这是你的风险,而不是别人的。”

Gianfagna说什么特别麻烦的是插入器的测试。“我们没有规则。足以创建一个设计,你可以使它成为设计的成本,但我们仍然一到两年时间获得的利益产生学习和分析,这样你就可以得到芯片价格更便宜,更有效、更可靠。不过,这仍是一大进步。过去我们不确定我们是否能够建立它或将产生。我们现在除此之外,越来越多的公司想要在前面。”

第一个公司全身心地接受这些问题DRAM制造商,已结合垂直内存模块以节省空间,减少信号的距离需要旅行。混合内存立方体(HMC)和高带宽内存(HBM)现在都充分测试和商业用途。

“通过增加密度得到更多的性能,与更多的DIMM槽相比,这使得你的系统性能下降,”卢Ternullo说,产品营销总监节奏。“客户都是要求3 d支持,因为他们想做好准备。”

之间的巨大差异HMC和HBM接口。今天HBM使用microbumps,这意味着逻辑连接的唯一途径,是通过一个插入器。到目前为止没有多采用图形以外的市场,但Ternullo说,到今年年底应该有使用HBM大约六个芯片。

2.5 d和3 d的变化是,制造商承担更多的生态系统的作用来克服已知的好死的问题。一些消息人士称这对HBM尤为重要,因为不像DRAM不能通过温度循环测试。必须通过接口测试一旦完成2.5 d包,唯一的方法就是内置自测(阿拉伯学者)。

计划2.5 d
一些大的改变包括心态,。正如权力和安全需要预先架构的一部分,任何芯片,与前几代相比,他们事后,所以做事情像工程团队是如何测试的组件在2.5 d配置中,了解特定的IP将产生与其他IP相比,和理解的交互模拟和数字芯片,即使他们不是在同一死去。

“设计为测试是一个需要考虑的关键领域,“Asim萨利姆说,制造业务的副总裁Open-Silicon。“证明microbumps一直是一个挑战。我们现在有一些解决方案。但两到三年前我们甚至教育人们,这是必要的。”

集成模拟是另一个问题,它变化很大从一个包。萨利姆说,如果一个a到d转换器是用来连接到其他模块,例如,它需要一种不同的测试比如果是连接到球阵列上的包。第一个需要通电自检,而后者可以使用外部测试。可测试性的一个关键领域,错了可以增加设计的成本和降低其可靠性。

预先需要考虑的另一个方面是I / O一致性和新的建筑方法能做些什么。可能有多个模是什么多有可能在一个死。“你可以让两个死像一个死,“马维尔的齐默尔曼说。“你也可以连接多个核心在不同的死和把它变成许多核心在不同的死亡。”

满3 d-ic架构仍预计至少需要几年前商业使用,根据公司的数量。但工作已经展开,许多业内人士说。这个问题更难解决,但相比之下,5和3 nm,它可能很难判断哪种方法是更加困难。

结论
和许多半导体产业的发展一样,当整个供应链开始转向很快就排队。

“我们真的在半夜2.5 d转变,”沃利莱茵说,董事长兼首席执行官导师图形。”,将驱动工具的集成芯片和包。”

它还将推动新的机会为公司押注这一技术成熟,变得更加灵活,创新发生在模块级别,而不是整个芯片。