选择性蚀刻为FinFETs创建高质量的锗支柱。
任何替代渠道集成方法必须考虑硅和其他通道材料晶格不匹配。一些计划,比如IMEC的选择性外延认为晶格失配一个障碍,寻找方法来减少它的影响。这种观点肯定有优点:不合群混乱显著降低晶体管性能。不过,早在2011年蜀汉许和他的同事们在国立台湾大学和台湾的国家纳米器件实验室一种方法使用不可避免的缺陷层来优化整体晶体管结构。
设计开始于一个锗层,沉积在一个绝缘体晶片。由于晶格失配,位错密度在硅/锗接口可高达109/厘米2。翅片形成收益通过蚀刻一直到晶片的埋氧化层,创建独立的支柱锗硅氧化物。化学蚀刻,Cl2/ HBr-based等离子,删除更快比硅锗,锗缺陷比没有缺陷锗要快多了。因此,腐蚀优先删除defect-rich锗在界面附近。收益,硅接触的面积萎缩、锗的部分鳍产生楔形状。
沉积的艾尔2O3金属闸极介电层和锡门完成过程,导致“gate-all-around”晶体管中锗的楔形四周被门结构。亚阈值斜率和开/关流动比率提高之间的接触面积硅和锗下降了。最好的设备展示当前比率高达105和亚阈值斜率大约130 mV /十年。
有明显的挑战将这些晶体管集成到一个完整的生产工艺流程。例如,目前尚不清楚是否可行的地方和锗楔形pFETs InGaAs场效应电晶体在同一晶片上,由于需要存款,然后删除大量的材料。另一方面,通过简单地腐蚀掉defect-rich界面层,这种方法避免了整个堆应变消除缓冲层。
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