第一部分:选择性外延。在半导体中使用硅是一个显而易见的选择，因为它更容易控制。看看接下来会发生什么。
乍一看，对器件设计师来说，其他半导体总是比硅更有吸引力。锗和III-V化合物半导体都具有更高的载流子迁移率，允许在相同的器件尺寸下更快地切换。
然而，随着制造商开始考虑用于10nm以下器件的替代通道材料，业界正在回忆起硅最初成为标准的原因。它很容易掺杂给体和受体，允许设计师用相同的材料制造nfet和pfet。相比之下，大多数正在考虑的替代通道方案使用锗用于pfet, InGaAs或其他化合物半导体用于nfet。硅的原生氧化物是一种良好的介电介质，并产生稳定的钝化表面，几乎没有缺陷。在非化学计量三元合金如InGaAs中，控制单质硅的组成比实现组成元素的一致比例要容易得多。
表:载流子迁移率(cm2/V-s)和晶格常数(Å)。InGaAs的迁移率和晶格常数取决于确切的合金成分。
移动数据:班尼特，安科纳和布斯，MRS Bulletin, 2009年7月．
由于所有这些原因，替代通道材料代表了一种根本性的变化，迫使设备制造商基本上重新考虑晶体管设计的各个方面。本文是研究替代通道材料将带来的变化的系列文章的第一篇，考虑了器件的基础-通道半导体本身。虽然光电子工业一直依赖于化合物半导体，并且SiGe源极和漏极区域在2002年首次被证明，但将非硅通道集成到现有的制造基础设施中是一件新鲜事。
任何替代通道材料的第一个要求是能够将其沉积在300毫米，最终450毫米的硅片上。引入新的沟道材料已经够困难的了，但是完全放弃硅衬底意味着要为存储器、金属化和所有其他非晶体管的器件结构开发新的工艺。此外，硅晶圆的数量更大，成本更低，质量比任何一种合理的替代材料都要好。
不过，与硅片兼容的需求也带来了额外的挑战。硅与InGaAs之间有8%的晶格失配。为了实现具有足够质量的InGaAs器件层，通常需要厚缓冲层和应变松弛层:晶格失配可以通过添加具有中间晶格尺寸的过渡层来适应，如锗或InP。不幸的是，近界面应变驱动穿线位错的形成，这可能会干扰器件的特性，进入材料的大块。对于CMOS器件，需要n型和p型通道材料，因此整个堆栈的应变减小和缓冲层必须沉积和蚀刻两次。虽然已经使用这种方法制造了器件，但对于大批量制造来说，它可能不具有成本效益，因为用于沉积III-V材料的金属有机气相外延(MOVPE)速度很慢，前驱体气体价格昂贵。
相反，IMEC做到了展示了一个选择性生长过程将锗和InGaAs柱沉积到有图案的氧化物沟槽中，制成用于设备制造的“虚拟基板”。他们的过程中,详细描述在这里首先使用标准的浅沟槽隔离工艺创建模板，用二氧化硅包围硅柱。然后，二氧化硅帽被沉积在InGaAs最终要去的地方。在未覆盖的区域，硅柱被蚀刻掉，暴露的沟槽充满了锗。接下来，锗被二氧化硅覆盖，InGaAs区域暴露出来。
InGaAs支柱形成开始蚀刻出硅支柱，以创建凹底面，略宽于最终沟槽宽度。随后陆续沉积了锗、InP和InGaAs，逐渐适应了硅和InGaAs之间的晶格失配。窄沟槽是这一过程的关键:由于底部表面为圆形，位错倾向于以与沟槽两侧成一定角度形成，位错被困在沟槽侧壁上，而不是通过InP和InGaAs块体传播。通过更薄、更少时间的沉积，可以获得质量可接受的活性层。此外，通过选择性沉积，不需要蚀刻InGaAs，也不需要处理有毒的砷基蚀刻副产品。利用这项技术，IMEC最近展示了它认为是第一个在300mm硅片上集成外延的III-V finfet。
图:InP在100 nm和200 nm宽沟槽中的亮场透射电镜横切面图像，显示了困在沟槽底部的螺纹位错。图片由IMEC提供，来自Waldron等，ISTDM 2012．
然而，还有很多工作要做。IMEC逻辑研发总监Aaron Thean指出，介电材料的选择极其重要。栅极电介质必须提供适当的能带结构，但也必须提供干净的界面，使界面陷阱最小化，并且必须抵抗来自半导体的扩散。根据IMEC III-V和锗研发经理Nadine Collaert的说法，栅极电介质可能需要由不止一层组成，例如AlO2扩散阻挡层与较厚的HfO2层相结合。热预算必须极低:铟和砷都是可移动扩散器，温度低至500 - 600ºC。可能需要一个门的最后设计，以给予制造商更多的灵活性。
下一篇文章将重点讨论替代通道材料和栅极电介质之间的接口。
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