EDA齿轮3 d

半导体工程坐下来讨论需要改变整个生态系统支持三维(3 d)芯片设计与诺曼Chang首席技术专家的半导体业务单位有限元分析软件;集成电路包装和产品管理总监约翰•公园跨平台解决方案节奏;营销主管约翰•弗格森在刚果(金)应用程序导师,西门子业务;凯文绮,铸造主任三星半导体;和Bapi Vinnakota Netronome硅建筑项目管理主管,开放领域特定的架构(ODSA)子项目领导开放计算项目((OCP)。以下是摘录的谈话。

SE:我们似乎正步入也许最大的破坏在半导体领域,然而一千年小问题必须解决实际。你看到今天的技术,和最重要的问题是什么?

Vinnakota:ODSA内,我们假设人们想从chiplets互操作性。你想要的chiplets从多个公司进行互操作。得到的互操作性的最大障碍是interface-how他们互相交谈吗?一路上我们算出了他们之间,你需要一个网络。有和物理层技术使用与每一层,这可能是一个大规模并行总线或高速串行总线。还有逻辑chiplets-do之间的交易你想要CCIX还是Tilelink ?或者你想要什么样的非相干性的协议?这就是有很多三角洲,但是在很多的合作空间。包装似乎归结为两种alternatives-either你silicon-interposer-based或有机基质。其他技术正在迎头赶上,但从根本上得到互操作性的细节是正确的。

公园:如果我们谈论的是真正的3 d集成,有吨的缺口,这取决于你想如何设计芯片的堆栈。如果你想设计芯片独立于两个不同的工具,然后将它们结合起来,这些工具和流有验证栈和死亡。但是现在人们想要做这两个死于堆栈之间的合作设计。他们想要同时设计芯片底部和顶部之间的筹码。传统的包装工具行业中不能这样做。传统的实现工具使用的抽象表示两个芯片,所以你只是看两个黑匣子。你不能看到的内部芯片,所以你不能做任何真实的,聪明的决定位置,布图规划、路由等。你就没有这种能力。尽管我们称它为包装,不同的设计工具。这些工具并不是旧的PCB的设计工具。这些是我们用于集成电路设计的工具。两个芯片,此后,两个技术文件,数十亿的实例,然后人们想做路由资源共享。如果我的路由资源芯片底部,我可能要去到顶级芯片,使用一些路由资源,然后回来到芯片底部。你必须有完整的表示这两个芯片在一起的环境。对于那些想做并发堆栈,这两个芯片的布局从通过时间地点和路线,实际物理布局需要你都全晶体管级别的芯片在同一布局工具,而不是现在很多人都这样做,因为现在所存在的局限性。 So, there are big gaps when it comes to concurrently designing the bottom chip and the top chip in the stack. I don’t think there are any challenges if we say I am going to design two chips and figure out how to glue them together—we can do that already. Closing timing between the two chips and finding route resource sharing when I want to shift this block from the bottom to the top needs some work.

弗格森:这是确定哪些块上的芯片,每个芯片上,这样他们就不会干扰其他的芯片。

公园:我们甚至有一个客户想要一个动态混合债券垫放置。所以他们有一个网表,两个芯片一起的关系,他们希望路由器找到位置copper-to-copper芯片顶部和底部之间的联系。他们想要的连接点,债券垫自动插入。对于真正的3 d设计存在很大差距。

绮:我同意。面临的挑战是真的进化。技术方法,我们已经这么做了(真正的3 d设计)高带宽内存(HBM),记忆我们已经做3 d。最根本的基础。现在的挑战是,我们能够开始做真正的3 d设计,优化流程。我们如何做优化,薄片,wafer-to-die die-to-die。人们正在做不同的事情,堆栈就会完全不同。我能走多高?这改变了一切工具从测试的角度来看,从分区,从place-and-route遗失处理热,建模的所有更改从我们是用来做什么。所以基本面有,但是现在我们已经证明了我们可以和人做,最大的差距是,每个人都想出新点子如何他们想要这样做,将更大的负载的所有工具。你怎么做到的?这是百万削减来自哪里。 Before it was just memory, and people are doing that. But now I am going to stack memory higher. I am going to do logic on logic. That starts to complicate things because that is innovation. For 3D, we are going vertical instead of horizontal, and while it saves a lot, not all of the tools are in place to handle the flexibility that designers are looking for.

常:我同意,我们是落后的一个小背后的设计能力三维集成电路设计,但如果你看看客户,相当多的设计。据我所知大约30 3 d-ic设计。design-logic-on-logic,所以人们都在尝试不同的配置逻辑与记忆密切,和许多技术,如信息流行等等。我们刚刚宣布认证与台积电系统集成芯片。然而,客户面临的挑战。他们一起可以把节奏或Synopsys对此工具的设计,但是他们没有可靠性方面充满信心。当你放在一起两个高功率的芯片上的内存,内存热点会转移由于SoC热热点?所以,死亡或堆栈之间的交互是具有挑战性的。有许多挑战除了热完整性电磁学等挑战,死亡之间的电容耦合,电感耦合。之间的距离死亡如此之小,电磁波将超越死亡边界和渗透其他死的衬底,用金属、电容耦合和电感耦合。这是其中的一个问题。 People also place inductors for antenna designs so you have an antenna together with a digital SoC or mixed-signal design, and they will interact with each other in terms of electromagnetic interference. Mechanical will become an issue, too. Extremely low-K dielectrics are susceptible to mechanical stress, and when you put together many dies—some people are putting more than 20 dies on a configurations—how do you make sure that the mechanical stability of the substrate can hold together all of these dies?

弗格森:有一些其它的事情我认为挑战。一个是测试。我们已经表明我们可以把东西放在一起,我们可以建立堆栈和他们通常可以证明工作。但对于任何给定的死,即使当你完成测试,你仍然有可能3 ppm将失败。如果你有20个不同的模具在相同的系统中,这些失败率繁殖,所以失败的几率相当高。在那些有办法测试,但它回到拥有正确的接口。你必须确保每个人都有权利的协议,这样测试信号可以通过从包I / O的死和收集在一起的一切。这是一个挑战。我们花了几年的努力建立一个流,显示了所有的工作,和他们一起工作。但在SoC的世界里,它是世界上多个供应商的解决方案。 They want best-in-class tools, and we are not in that space yet. Everyone has their own solution, but if someone wants to use Synopsys for this piece and Cadence for this piece—theoretically we might be able to find a way to make it work, but nobody has really proven it. And who wants to be the first to try that? It is a big risk.

SE:可能有人正在加大是第一个为我所做的一切。有第一HBM,做了大量的管道清洗。将会有很多第一次。这是谁开车?边缘是什么种类的应用程序?

Vinnakota:我们开始观察特定architectures-essentially由这些工作负载运行的通用cpu的余地。我们的游戏生活中更容易组装定制,特定于域的架构结合来自多个供应商的chiplets。似乎有四类workloads-one网络在数据中心。有隧道和协议和加密和压缩。然后是存储。的鼻祖是推论,然后学习,这从根本上需要两个不同的体系结构。最后,它是图像和视觉处理。这些都是计算密集型工作负载,驱使我们朝着数组类型的架构与记忆和片外的交通。因此,我们谈论的是MAC数组。在网络你看着多个轻量级线程。 These are the workload drivers and you work back from that and it says you need a chip this big and how do you do that.

绮犹豫是没有人可以谈论哪些公司正在推动这项技术。如果你看看历史上开始开车,它是应用程序和细分市场需要大量的内存存储。让我们去2.5 d现在搬到3 d。现在专注于行业会谈机器学习、人工智能、网络、数据中心。这些市场最初是驾驶它。第一个限制是大死。他们会越来越大,他们不能去广泛了,因为死是太大了。所以他们必须找出如何堆栈,这就是为什么我们正在谈论chiplets,这就是为什么我们正在谈论加速器,这就是为什么他们会垂直的水平。这些是现在开车的人。

公园:如果我们看3 d从包装的角度来看,这并不新鲜。我们一直在做3 d和die-stacking-in-package十年内system-in-package类型的事情。这里我们讨论的是不同的。这是真正的薄片叠加,我们有人做内存死亡。他们已经做了一段时间,所以有一些流。CMOS图像传感器一直在做3 d栈。新是在逻辑或逻辑记忆。台积电的System-on-Integrated-Chips (SoIC)是多个芯片晶圆。吨的客户踢轮胎和调用我们所有人问如何做到这一点,如何解决?没有一个金色的方法,所以每个人都有关于使用哪个工具让这一切发生。 We are in the early stages.

常:有些公司已经做出声明。他们为什么要这样做?例如,因为一个FPGA的分区是一个巨大的芯片和芯片到五到七的芯片使其更高效的区域而言,权力,性能,也许增加收益率,因为与一个非常大的芯片产量会下降。他们需要找出热点和逻辑之间的互连死了,特别是如果他们做大的分区死去,他们需要确保logic-to-logic之间的连接或logic-to-memory很短。另一个客户有四个一起hbm GPU。他们会把更多的HBM GPU周围的接口。对于人工智能处理,GPU之间的巨大需求增加带宽和内存,所以他们必须非常接近。这两个是驾驶自己的垂直。

公园:他们都是真的2.5 d或CoWoS,这并不新鲜。如果你看看CoWoS,是10年前的事了。有5年的差距,人们忙着找工具和流动。然后我们让人们采用这项技术。两年前的夏天,有一个大爆炸CoWoS或2.5 d。现在,随着新的3 d的东西,我们回到那些十年前2.5 d的早期采用者。将会有一个差距,人们找出工具和流动。它具有商业意义吗?所有的这些必须处理。

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