实现下一代soc和存储器的工艺创新

在移动应用程序、数据中心和人工智能中使用的先进soc和封装中，要实现性能的提高，将需要在架构、材料和核心制造流程方面进行复杂且可能代价高昂的改变。

正在考虑的选项包括新的计算架构，不同的材料，包括更薄的阻挡层和具有更高热预算的材料，以及更高的展弦比蚀刻和更快的epilayer增长。挑战在于如何在不偏离功率、性能和面积/成本(PPAC)曲线太远的情况下将这些因素结合起来。

如今，顶级智能手机使用的移动SoC平台集成了多种低功耗、高性能功能，包括一个或多个CPU核心、gpu、AI引擎、dsp和其他紧凑形式的设备。例如，高通的新款骁龙888 5G平台使用三星的5nm finFET技术制造，最近通过工艺改进和设计技术共同优化，对CPU性能和高良率进行了优化。[1]

图1:FEOL源/漏极和栅极氧化物厚度优化以及互连RC改进降低了设备功耗。资料来源:Qualcomm/IEEE IEDM

要让芯片工作是一个挑战。据该团队介绍，翅片间距、栅极间距和金属间距以及SRAM单元区域的激进尺寸缩放最初导致了多个工艺热点。减轻顶部系统缺陷需要接触，栅极和外延共同优化。通过OPC调优和严格的在线工艺控制解决了Metal-1到Metal-2的空洞。他们在最近的IEDM会议上发表的一篇论文中写道:“通过对几个模块进行测试和工艺集成优化，包括间隔/衬垫优化、设备Vt定心、新OPC掩模和更换金属栅(RMG)清洗，低压操作模式下的产量损失比初始基线降低了5倍。”“设计和DFT修改有效地减少了更紧密V的电阻失效_最小值低压配电。”

动态电压筛选和极低电压记忆修复有助于去除异常值，增加了规范的裕度。在相同的功率下，5nm CPU的性能比7nm器件提高了10%，或在相同的速度下降低了15%。

为了支持全天的电池寿命，总功率通过epilayer前端电源和漏极调谐和栅极氧化物工程得到解决。对翅片、多晶硅、源/漏和RMG模块在几个工艺步骤中进行了晶圆内工艺加载改进(见图1)。通过最小化阻挡层的影响、创建具有均匀高度的通孔和优化蚀刻停止(见图2)，对中线和BEOL互连进行了优化，以降低RC(见图2)。团队补充说，第二年的工艺改进提供了功耗性能优势。包括通过进一步优化栅极，降低FEOL帽层和降低MOL电阻，在相同设计下提高5%的速度。

图2:调节阻挡层，通过高度和蚀刻停止层使RC常数降低了5%。资料来源:Qualcomm/IEEE IEDM

扩展3D NAND
3D NAND目前在个人电脑、移动设备和数据中心中无处不在，并且正在迅速进入汽车和神经网络应用领域。电荷捕获闪光(CTF)在3D配置中通过堆叠文字线，使用大量的沉积、蚀刻、填充和退火步骤，以及更少的光刻图形步骤(相对于逻辑)来实现廉价的缩放。比特密度以每年30%的速度增长。

为了显著减小模具尺寸，所有领先的NAND制造商都开始在存储阵列下面制造CMOS外围电路。三星在2010年左右率先推出了电池外设(COP) V-NAND，大大缩小了芯片尺寸。但是，增加位密度背后的持续缩放引擎是重复的层堆栈——使用多个沉积步骤、高纵横比蚀刻和高ar填充能力来加速阵列(层)中存储字行的数量。三星、美光(Micron)和海力士(Hynix)的芯片层数都在200层以上，这些公司都制定了到2030年实现1000层的路线图。

在最近的IEDM上，美光的Russ Meyer和同事讨论了进一步提高NAND比特密度和性能的几个关键问题，包括替代块架构、新电池膜和基音缩放选项。[2]“3D NAND继续提供，甚至加速了数据行业所需的NAND扩展趋势，部分原因是其更大的门面积和改进的门-全方位(GAA)架构的静电性能。”继续沿着这条路走下去，在未来5到6年内将达到1000层，模具厚度将接近100微米，这对许多应用来说是不可接受的。”

通过增加50%以上的WL层(文字线就像门一样，围绕着支柱通道)，结构可能会出现摆动和不稳定。这反过来又会导致诸如字行泄漏、单元形成问题和位线接触不对等故障。美光正在探索的一种策略是将9柱块改为19柱块，其结构宽度约为2倍，并与几家制造商目前使用的4柱选择门(子块)块结构兼容(见图3)。这种变化可使电池面积减少9%。

图3:从传统的9柱结构(柱行/块)到19柱结构的NAND阵列缩放，例如，可以实现9%的小块，这与4柱子块兼容。资料来源:美光/IEEE IEDM

X-Y缩放在平面NAND中遇到了极限，而在3D NAND中得到了解决。其他问题包括由细胞-细胞耦合(即噪声)引起的设备退化。其中一个步骤，WL门的更换，变得更具挑战性的19柱更宽的块结构。牺牲层去除和WL金属填充的长宽比较大，导致金属台阶覆盖率较差(抗WL性能较高)，以及空隙和接缝中的卤素污染。研究小组发现，一种更薄的替代屏障金属可以更好地保护卤素杂质，使大块钨填料的电阻率更低。

阵列高度的增加也可以通过单元间距缩放来缓解，使柱子之间的间距减小。刻蚀纵横比确实随着间距的增大而适度增加，但更大的问题是在减小通道宽度时对读取性能的影响。需要新的集成方案。

美光团队进一步表示，未来的NAND技术可以在每个单元中包含超过4比特。然而，每个单元的比特数越多，相对于体积比特密度的增加，每个状态的电子数损失就越严重。“更合理的做法是首先将电池设备的尺寸缩放(例如，最好是将柱间距XY缩放)到工艺能力的极限。创新的块架构和WL驱动程序方案是未来节点3D NAND性能可扩展性的关键。”

随着公司继续进行3D NAND缩放，他们正在观察3D闪存结构中的应力分布与电气性能之间的关系。正如浦项科技大学和三星[3]的一篇论文所描述的那样，该结构由隧道氧化物、电荷捕获氮化物、钨和多晶硅通道组成，因此不同材料之间的晶格失配和热失配会引起机械应力(见图4)。热退火确实会引起一些松弛，但这些日益受限的3D NAND结构中的净机械应力仍然会对电学性能产生很大影响。

图4:多重沉积、高纵横比蚀刻和填充步骤形成电荷捕获NAND夹层。资料来源:IEEE J. EDS

有趣的是，模拟确定降低钨的沉积温度具有最显著的影响，因为钨施加的应力远远超过其他薄膜施加的应力，对通道应力的影响最大(见图5)。通过降低钨的沉积温度(和应力)，多晶硅通道的传导和价带漂移，有效地提高了性能。

图5:多晶硅(a)、钨(b)、调谐氧化物(c)和电荷阱氮化物(d)的平均通道应力与通电流变化

研究人员强调，相对于隧道氧化物(SiO)，电荷阱氮化物和钨具有更高的CTEs(热膨胀系数)₂)和多晶硅。提高钨氮沉积温度能有效诱导压应力，降低导通电流，且不影响器件的存储过程窗口和阈值电压。进一步的仿真表明，降低钨沉积温度是提高NAND性能的最佳手段。

有了所有这些狭窄、高纵横比的孔，填充间隙是3D NAND的关键需求就不足为奇了，尤其是沉积温度在300°C至900°C范围内。最近发展的一个例子是Brewer Science的自旋碳材料，它已被用于填充0.5 x 10微米的沟槽，在550°C热处理60分钟后，没有膜空洞、开裂或分层的证据。热稳定的自旋碳表现出最小的收缩和质量损失。在旋转涂层之后，它使用软烤和热板固化，如果需要，然后是炉氮化。

为人工智能、汽车扩展DRAM
机器学习和人工智能以及汽车领域快速增长的应用，对dram的带宽要求越来越高。这些外围电路执行不同的功能(即行/列解码器、感测放大器、I/O数据缓冲器)，因此需要优化的晶体管，具有低门漏、关断电流和高击穿电压，以及DRAM工艺兼容性。即使对于多晶硅/氧化物平面fet也是如此。在使用高k金属栅极的finFET晶体管中，必须优化流以承受长时间高温退火(550°C下4小时)并保持电特性。

图6:栅极优先扩散和栅极替换(左)导致了更高的阈值电压和更少的金属栅极工作功能调整选项，相对于栅极最后高k替换金属栅极过程(右)。资料来源:imec/IEEE IEDM

imec的Elena Capogreco及其同事最近展示了一种14nm高k/金属栅极替代栅极方法，该方法可以在经受长时间退火的同时实现低于0.2 v的nMOS阈值电压。[5]“除了降低热预算，与门优先扩散和门替换方案相比，使用RMG流的另一个优势(见图6)是增加了nMOS和pMOS之间WFM(工作功能金属)工程的自由度。”

研究人员解释说，虽然用于外围DRAM电路的低成本CMOS finfet中的门优先HKMG已经实现，但由于高温退火引起的费米级钉住(特别是在pMOS器件上)，阈值电压相对较高。新的热稳定栅层包括1nm界面氧化物，1.9nm氧化铪，2nm TiN, 5nm TiAl, 3nm TiN和钨CVD和CMP。

靶门长度为30nm。一些加工经验教训包括需要用氮化硅盖住钨，以抑制栅极氧化物在退火过程中的降解。CMP后的氮化物封盖进一步封装金属。通过在氮气中退火氧化铪，然后牺牲硅帽退火以提高其热稳定性，优化了nMOS的有效功函数。对于镧偶极栅，ALD沉积了6埃的LaO，并覆盖了2nm TiN和5nm牺牲的a-Si。在TiAl和w下对a-Si叶片TiN进行了驱动退火和湿法去除。盖上盖的栅层在550°至600°C退火4小时。最终有效功函数为4.4eV，栅极泄漏减少，有效氧化层厚度为14埃。用环形振荡器和SRAM演示了性能。imec的下一步将涉及这些外围DRAM电路的进一步pet优化。

结论
3D NAND扩展一直是移动设备功能的福音，芯片制造商正在继续堆叠文字线层，以提高性能和比特密度。最终，NAND设备可能需要替代材料、新的配置，甚至每个单元超过4比特。

与此同时，5G soc继续为手机用户提供高性能和长电池寿命，而且似乎没有任何直接的限制。然而，这一切都不容易。晶体管和互连优化都是扩展到5nm工艺及更高工艺的关键，而针对低功耗和低泄漏优化的外围DRAM电路对高热预算工艺更敏感。好消息是，工作功能调整和更换高k金属门似乎是推动者。

参考文献
1.Y. Suh等人，“高性能5G移动SoC设计-基于5nm EUV FinFET技术的PPA和可制造性的技术协同优化”，2022年国际电子器件会议(IEDM)，旧金山，美国，2022年，第27.4.1-27.4.4页，doi: 10.1109/IEDM45625.2022.10019545。
2.R. Meyer, Y. Fukuzumi和Y. Dong，“未来十年的3D NAND缩放”，2022年国际电子器件会议(IEDM)，旧金山，加州，美国，2022,pp. 26.1.1-26.1.4, doi: 10.1109/IEDM45625.2022.10019570。
3.e - k。张伊。-J。金，李正安，尹正安，李正安。李，“基于工艺优化的三维NAND闪存结构的残余应力分析”，《电子器件学会杂志》，第10卷，第104-108页，2022,doi: 10.1109/JEDS.2022.3140774。
4.C. Jones等，“用于高纵横比间隙填充应用的高温稳定、自旋碳材料”，2021年第32届SEMI先进半导体制造会议(ASMC)，美国加州米尔皮塔斯，2021年，第1-4页，doi: 10.1109/ASMC51741.2021.9435713。
5.E. Capogreco等人，“用于未来DRAM外围电路的具有热稳定RMG门堆栈的finfet”，2022年国际电子器件会议(IEDM)，旧金山，美国，2022年，第26.2.1-26.2.4页，doi: 10.1109/IEDM45625.2022.10019422。

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