混乱的增长在包装和可伸缩性

推动multi-chip包装和继续扩展数字逻辑是制造混乱如何分类设计,设计工具效果最好,如何最好地提高生产率,满足设计目标。

虽然设计团队的目标是相同的,更好的性能,更低的权力,更低的成本——之间的选择通常涉及权衡设计预算和多少成本可以通过体积来摊销,和现有的工具和方法可以拉伸处理multi-chip架构。也有更多的选择比以往任何时候都-完全和部分节点,和版本的所有这些优化,性能或成本,以及多个包装选项,跨度从2 d到3 d扇出,满3 d-ic堆死。每一种都有其利弊,但没有单一的解决方案是完美的一切,并不是所有的作品都是在地方或一起工作的。

“有几种类型,就像罗马数字,插入器、信息或一个真正的3 d堆栈在矽通过,设备上的另一个,每个都有自己的挑战,”安东Rozen说Mellanox超大规模集成后端主管技术,在最近的演讲在Ansys想法峰会。“共同之处,我们需要解决这种巨大的动力输送设备——当然,散热。

跨多个分区的系统芯片,并在某些情况下多个维度,开辟了一个全新的挑战和机遇。

”的一些探索工具可能是有用的,”罗伯•艾特肯表示,研发研究员手臂。”,但我们要看个体块和细胞的方式,我们已经完成了历史上的大ICs,或者我们要分解的核心,或者在那个大亚群体/ chiplet类型方法水平?此刻回答这些问题,因为可能的方式做这些事情的数量是巨大的,而成功者尚未确定。在未来几年内,我们将看到所有这些技术。”

潜在的问题和不确定性跨越整个设计到制造链,和设计团队需要看左派和右派都明白他们可能会遇到问题。

“目前,或多或少每个新设计需要采用或修改3 d过程本身,”Andy Heinig表示有效电子部门主管弗劳恩霍夫IIS的自适应系统的工程部门。“通常是与tsv的数量和位置,为例。tsv产生不同的压力,这些问题可以解决目前只有适应的制造过程。这是后来直接联系的工具,因为后来的一些问题可以通过工具来解决。如果有足够多的数据有关的tsv硅的影响,它可以预测和解决工具。但到目前为止,没有足够的数据是可用的,以及工具的工具没有准备预测和解决问题。也许新类的工具是必要的,因为在经典包的预测压力也是一个尚未解决的问题。有很多非线性行为。弗劳恩霍夫正在基于ai工具来解决这些问题。”

大局
好消息是有很多选择。坏消息是可能会有太多的人。

“当我们开始分解曾经大,单个进程soc,为离散的组件通常异构过程,然后重新组合成各种形式的堆叠元素,有太多的选择很容易做出消息灵通的决定,”约翰·弗格森说,产品营销总监,口径刚果民主共和国应用,导师,西门子业务。“我们如何通知设计师更好的权力之间的权衡,时间、信号完整性、可靠性、面积和3 d足迹?拥有更多的选择是伟大的,直到你做出最后的决定。”

一个解决方案是推高抽象层次,至少一开始不会。哈利陈联发科IC测试科学家说,需要一个集成的方法来分析整个包和死在一起热性能、老化。”然后,从测试的角度来看,3 d-ic引入新的缺陷机制。但是我们如何分析,可靠性,质量,和开发测试策略?都是崭新的。”

有优点和缺点。

“看抽象级别,如果你想设计一个芯片,从标准电池或宏观和更大的功能块,有现有方法的上下文中进行提取电源完整性或热或电磁学,”约翰。李说,副总裁和总经理Ansys半导体。“我们认为降阶模型的上下文中,你模型的物理块3 d-ic异构死了,但是,团队可能是也可能不是你公司的一部分,成为一个问题。物理模型需要包含的复杂性,但某些形式的加密和抽象/困惑也需要。它仍然是早期,但那是一个挑战。芯片的同时,社会方面有不同的团队一起工作,或一个单独的插入器团队,非常类似于芯片之间的分歧出现在一些公司团队和一个包的团队。这样的概念,像数字线程和流行的EDA以外的切换,需要添加到这个3 d-ic工具链。”

Multi-chip挑战
结合多个芯片芯片行业一个包并不是什么新鲜事。不同的是尖端芯片的紧密集成与开发的其他过程的几何图形。

“半导体行业已经建立multi-chip模块(反水雷舰)几十年了,”丽塔霍纳说,高级产品经理Synopsys对此的设计团队。“不过,这些设计的复杂性一直呈几何级数增长在过去的十年中,不断要求更高的性能,更低的延迟,和较低的权力。工程师已不再能够使用他们的传统包装设计工具,因为数据库大小限制和缺乏自动化这些工具。的集成高带宽内存(HBM)增加至少1024 die-to-die连接。先进的网络和高性能计算芯片SoC划分为多个模具组装在同一个包,要求成千上万更多die-to-die连接。手工制作这些信号连接,信号屏蔽和电力和地面连接所需,是不切实际的。”

这对成本有着直接的影响。“设计和验证周期增加,推动更高的设计成本,“曼努埃尔·莫塔说,产品营销经理Synopsys对此的解决方案组。“行业需要工具来处理复杂的设计,可以处理大型数据库,有大量的自动化、包装设计正接近芯片级的复杂性。3 d-ic市场需求的工具,要么完全整合的所有阶段的能力设计,从勘探到验证和分析,或者至少更标准接口,使它不那么痛苦之间的过渡工具设计流程中的不同步骤。”

单个芯片的可靠性在其他芯片的上下文中是另一个需要解决的问题。片上监测的原因之一引起了很多人的关注,这些multi-chip开始被用于实现安全,任务关键型应用程序的性能和定制选项可用。但他们也需要从内部监控,因为测试的领导往往不可用一旦他们打包在一起。

“嵌入织物芯片传感器是一个关键的策略来解决这些问题给你的可见性条件3 d-ic深处,在调试/启动阶段和任务模式实时监控和纠正措施,”Richard McPartland说技术营销经理Moortec。

不同的选项
并不是所有的3 d包是一样的,并不是所有的都是真正的3 d。

集成电路包装和产品管理总监约翰•公园跨平台解决方案节奏指出,一个可能的包装数量,选择。

图1:不同版本的3 d包。来源:节奏

图2:时间不同的包装选择。来源:节奏

增长3 d-ic活动
活动围绕3 d-ics只是将增加。一些芯片制造商的这是由于这样的事实,特别是集中在AI /毫升,想把尽可能多的处理芯片上的元素。芯片已经变得如此之大,然而,他们是超过分划板的大小和需要缝合。

使用多个芯片一个包是一个替代品增加晶体管密度,实际上,它提供了一种缩短组件,比如处理器和记忆之间的距离。

“一旦这些,把附近的逻辑内存的好处是真的要开始开额外的结构,“胳膊的艾特肯说。“处理一些热的和力量将使我们能够堆栈逻辑的逻辑,这也会开放更多的机会。我们将会看到很多活动由获得内存接近逻辑紧随其后,当我们处理热测试等等问题,我们已经讨论过,我们会看到很多其他的企业,”艾特肯说。

大部分的初始实现3 d-ic对于高性能计算应用程序,如芯片用于数据中心。但是这种方法是增加周围的设计活动。Ansys Lee说,3 d-ic tapeouts内公司的客户群在过去五年里翻了一番相比之前的五年。

”,并表明它是变得更为主流,”李说。“一个有趣的用例硅光子学接近,移动,在计算系统。今天,很多光子系统使用数据中心是离散的独立的部分。在某种程度上,标准,高性能finFET硅可能不是正确的载体。但3 d-ic似乎是一个不错的方法,即使这将加重所有影响热、电磁学和权力交付。”

Synopsys对此“霍纳表示同意。“需要更高的集成水平适用于大多数半导体行业,”她说。“然而,高性能计算应用程序,如人工智能,高端网络,5 g网络,和汽车将3 d-ics因为小技术的早期采用者节点是不能满足他们的集成需求。他们需要分解的SoC产量和工艺的原因,同时,将内存接近处理单元来满足他们的数据访问延迟需求。无线和使用者应用程序将遵循一旦技术更经济。”

同样,弗劳恩霍夫Heinig建议3 d将会在系统中具有非常大的价值的额外设计费用可以忽略,比如移动处理器。“小卷的设计成本过高,因为不存在设计流,”他说。”与小产量,给系统带来更高等级的设计自动化是必要的,尤其是在一个高水平的很多决策必须完成。”

弗格森对此表示赞同。“毫无疑问,在三年内会有增加的数量从3 d技术生产产品的公司,但我认为它仍然会被更大的企业——那些能负担得起一个大团队的科学家,分析师和CAD的人。除此之外,三年马克将严重依赖的EDA工具和设计制造基础设施一起来简化决策过程”。

McPartland还预计3 d-ic进一步增长在高性能计算特别是人工智能,服务器,超级计算和高端台式机/笔记本电脑。

分岔和集成
因为它变得更便宜,更难以集成多种设备在一个平面芯片在每个新节点,3 d-ics越来越明亮的未来。关键是什么不需要包含在一个3或2 nm死,和如何包装最好改善性能和功率输出。

和其他人一样,Ansys李说真正的斗争工具。“3 d-ic流和方法都是不成熟的,但是他们会很快的成熟起来。然后一旦你被消灭的所有问题的好处有异构死去,而不是将信号通过一个包,这些好处将远远超过任何其他的挑战,将礼物。我想两年后会发生什么,”他说。

弗劳恩霍夫Heinig指出在3 nm或更小的芯片,最大电压和电流是非常有限的。“这意味着驾驶标准协议以外的芯片可以直接支持。这也意味着每个3 nm芯片需要额外的芯片驱动协议具有更高的电压和电流。可以做这种类型的集成与multi-chip经典包,而且在一个3 d风格。”

同时,比例将继续以最合理的方式。“从我们所看到的,它仍然是蓬勃发展,我相信将会继续这样做,”弗格森说,导师的。“我期待会发生什么是异构装配的数量取决于这些先进的流程将最小化。当然,仍然有障碍需要克服,使发生。”

大多数的早期采用者将需要最小的技术节点(摩尔定律)和需要更高水平的集成实现先进的包(除了摩尔),Synopsys对此”霍纳说。“即使是最大的可能死在最小的制造技术节点不会让这些应用程序集成所有的特性和功能,他们需要在一个死。”

应用,如人工智能,Moortec McPartland表示,增加的计算和内存需求此刻似乎永无止境的预计这两种方法。

其他人也同意。“今天,未来四五年内最低,更摩尔和超越摩尔将共存,”节奏的公园说。胚根端胚乳不是问题“当收回(非常高的体积)和性能溢价,单片soc仍然存在。”

将一切离开
的一大挑战是如何改变一切离开,包括先进的包装,和仍然保持质量和可靠性。是一回事能够构建3 d-ics,但实际上是完全不同的。所以设计师只是交换的一种形式困难的复杂性和巨大的芯片,对不同形式的复杂性multi-die 3 d系统?

联发科的陈并不认为这是交换的复杂性,因为soc已经非常复杂。“现在我们把它们system-in-packages之上,所以它只是增加更多的复杂性。问题是与组件的交互。实际上,随着复杂性的增加,不仅仅是线性的。就的交互的用户数量,因为更多的事情出错机会在系统水平。一个问题很多系统集成商看到这一现象被称为no-trouble-found,这意味着每个组件测试良好,但你把系统放在一起,系统失败。最大的问题是如何快速诊断,真正的问题是什么。它肯定涉及到软件,这仍然是一个非常具有挑战性的问题。的转变,一个创意产业开始的工作是添加更多的可观测性的所有组件。所以即使组件必须成为我们测试使用系统的方式。这些显示器/传感器捕捉内部条件和收集,储存,然后是与一种系统行为。 If something goes wrong, there is a way to do data analytics. This usually involves machine learning techniques to bring that data back to help you figure out what can be done to improve the design or test process, so that it’s less likely for this type of problem to happen in the future.”

有普遍认为搬到multi-chip(让)包装并不一定使事情变得简单。“已知良好的死和post-assembly收益率仍然是问题,“说节奏的公园。问题是复杂和design-size-dependent。”

图3:3 d萎缩。来源:节奏

不过,美丽的SoC和双元生态系统过程和系统的可靠性,弗格森指出。“从一个节点到另一个,复杂性增加,但流用于设计一个可靠的芯片只有逐步改变的。这有助于使过渡过程相对简单。当我们搬到一个3 d,chiplet的系统,可能会需要有一个更大的转变我们如何设计。介绍了风险。不幸的是,这意味着在短期内,我们仍然在一个的构造校正的环境。我们会错过问题,导致产量和/或可靠性问题。我们需要探究深度来确定根本原因,然后共同构建安全警卫到流程,以防止他们下次。这是痛苦的和昂贵的,但是它是我们必须遵循的路径取得进展。”

结论
在一天结束的时候,巨大的困难的复杂性和可靠性芯片可以通过分解成小块的问题。“这使得可靠性需要解决correct-by-construction方式组成的小模具,然后把这些乐高积木在整个multi-die 3 d系统更多的自信,“拉胡尔Deokar说,产品营销总监Synopsys对此的设计团队。”的灵活性和控制处理的独特需求不同的模具不同的流程节点或与不同的功能(记忆、逻辑、模拟等)使设计师能够左移位和保证系统质量和可靠性。”

随着3 d技术的设计方法继续进化的摩尔定律,超过摩尔,摩尔,理解设计的挑战,也会和PPA的取舍。什么未来五年内保持工程团队达到新层次的权力,性能和可靠性增长尚不清楚,但许多方法应该提供足够多的机会在终端产品继续分化,以及大量的头痛。

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