CFETs将帮助该行业垂直走吗?

设备在每个新流程节点扩展变得更加困难。甚至定义意味着什么是成为一个挑战。

在过去,门长度和金属音高下降和设备密度上升。今天,这是很难有几个原因:

•短沟道效应限制栅极长度比例;
•寄生效应限制装置密度
•金属电阻限制。

而不是简单地减少所有电路尺寸,新设备架构必须平衡这些因素来优化电路的整体性能。随着晶体管继续萎缩,它们之间的最小分离成为至关重要的障碍密度进一步增加设备。

由于这个原因,nanosheet晶体管有吸引力,因为他们增加了通道宽度相对于finFETs,允许携带更多的设备驱动电流在同一整体的足迹。整体设备密度,然而,受限于最低pMOS / nMOS分离。虽然埋权力rails有助于减少整个细胞的足迹,他们离开p / n分离不变。

的forksheet架构将两个渠道之间的绝缘层,减少最低分离。不过,最终,可用空间会很小,电子可以穿透的障碍。

这就是互补的场效应晶体管(CFETs)进来。CFETs nMOS器件直接堆叠到办公室设备,与绝缘层之间。外侧p / n分离下降为零。信号路由是简化与渠道在一个单一的垂直结构。

图1:场效应电晶体和pFET CFET显示位置。来源:imec

当然,CFET架构带来了一套新的制造步骤(参见图1)的挑战,。方法之一,“单片”CFET栈p沟道和n沟道单个nanosheet异质结构。工作在最近有先进光刻和包装会议,imec的Hsiao-Hsuan刘解释说,办公室的设备通常在底部,在增加了流动性压力有助于减少电子和空穴之间的区别。⁠[1]的选择,“顺序”CFET,编造的pMOS和nMOS设备在不同的晶片,然后使用一层传输过程将这两个结合起来。没有选择是很容易的,但都有优势相对于现状。

顺序CFETs可能表现得更好,但成本更高
顺序CFET方法似乎有很多可取之处。通过处理pMOS和nMOS设备分别独立制造商获得优化的能力。业绩助推器应变等工程,和替代渠道锗硅等材料,更容易把当两层分别处理。另一方面,使用两个独立的晶片重复许多FEOL步骤。层传输过程增加了大量成本。

Liebmann拉斯和他的同事在电话的技术中心在奥尔巴尼,纽约,估计单片CFETs成本相当于一个finFET的过程,埋rails,而顺序CFETs将增加晶片成本约12%。[2]最近在imec工作和SOITEC估计总成本增加15%整体相对于nanosheet CFETs晶体管,和相对为顺序CFETs nanosheets增长30%。⁠[3]出于这个原因,许多研究都集中在单片CFETs独家。

同时优化两层分别应该给顺序CFETs性能提升,需要两个将限制功能维度之间的精确对齐。特别是,金属的特性和层门,两个设备连接,需要足够大来容纳对齐误差。Imec的刘预计整体CFETs提供面积比例增加了15%。

单片CFET制造可能更便宜的部分原因是几个FEOL步骤只需要执行一次。例如,一个典型的集成方案可能构建一个硅/锗硅异质结构-使用过程类似于nanosheet晶体管的pMOS和nMOS层。然后,整个堆栈是蚀刻在一个单一的步骤。

Liebmann还估计,整体流程可以消除一个EUV曝光步骤——一个巨大的储蓄——通过减少线拥堵在M0层。同时,单片CFET过程还可以利用组合为例,用罪恶定位器与晶体管使后续金属口供。没有一层转移stepy可能使整体CFETs可能更适合进一步的扩展,同时,由于缺乏层转移步骤。

源和排水沟的底部
不过,这样掩盖实质理论成本计算过程的复杂性。转移一个垂直侧壁概要的厚厚一异质结构需要仔细优化腐蚀条件。特别是CFET设计,插入一个罪隔热层独立的两种设备。

imec Geert Mannaert和他的同事们完成CFET过程的第一步。[4]而不是试图构建完整的堆栈,他们分析了翅片与两个硅锗硅层通道隔开,专注于垫片和源/排水模式的步骤。门腐蚀后,他们把一个正形罪间隔层,然后创建一个蚀刻凹槽底部设备源/漏。

甚至这个简化的完整过程的一部分(参见图2)带来了重大挑战。

图2:创建CFETs流程流。来源:imec

甚至这个简化的部分全部过程提出了重大挑战。蚀刻的结构有一个十一1长宽比在联系保利距48海里。间隔腐蚀应该是各向异性,减少横向罪间隔消费。剩下的垫片材料应该结合源/漏休会期间为了减少门材料的接触源/漏增长。

栅氧化层坚硬的面具将作为未来CMP停止层的步骤,因此间隔腐蚀过程应避免侵蚀它。维护电气隔离,隔离腐蚀需要高选择性氧化相对隔离。最后,这个概要文件的源/漏休会和控制横向锗硅消费是最终的电气性能的关键设备。

在传统nanosheet间隔腐蚀过程,Mannaert说的主要腐蚀一步打开了罪恶之源/漏区和门的顶部。优化等离子体条件下创建一个碳覆盖层在此步骤可以保护门硬掩模,但也可能阻碍后腔腐蚀。主要腐蚀后,一个over-etch一步拉回间隔沿鳍。消除罪恶暴露了氧化,高选择性,高各向异性fluorine-based化学通常用于这些步骤。

最后,源/漏空泡腐蚀通常使用氯或氢bromide-based等离子体。CFET流程优化这个过程,imec集团专注于侧壁剖面控制源/漏空泡腐蚀。可怜的钝化可以导致鞠躬概要,但过于厚“聚合物”可以创建一个富氧蚀刻停止层。取代氦氩离子动量增加,同时调优氧浓度有助于控制钝化层的厚度。

Mannaert强调,这项工作只是一个开始。开发一个完整的单片CFET过程将进一步增加整体的长宽比,因为插入两个设备之间的绝缘体是必要的。这将需要进一步改善腐蚀选择性。

与许多其他过程决定,需求的一个特定的设备制造商可能发挥了作用。成本控制和整体设备密度可能有利于整体CFETs,而连续的设备可以提供更高的性能。简单的顺序CFET过程是否会转化为优越的收益率还不清楚,不过,因为转移的难度有图案的活跃设备层从一个晶片到另一个。

引用

1。Hsiao-Hsuan刘等,“DTCO顺序和单片CFET SRAM,“Proc。相比12495年,DTCO和计算模式II, 124950 z(2023年4月28日);doi: 10.1117/12.2657524
2。l . Liebmann等,“CFET设计选项,挑战,和3 d集成的机会,”2021年IEEE国际电子设备会议(IEDM)、旧金山、钙、美国,2021年,页3.1.1-3.1.4,doi: 10.1109 / IEDM19574.2021.9720577。
3所示。g . Mirabelli等,“成本分析的设备选择和扩展助推器低于阿技术节点,“Proc。相比12495年,DTCO和计算模式II, 124951 k(2023年4月28日);doi: 10.1117/12.2656456
4所示。g . Mannaert等,“挑战CFET间隔和源/漏腔模式的设备,“Proc。相比12499年,先进的腐蚀技术和流程集成Nanopatterning十二,1249908(2023年5月1日);doi: 10.1117/12.2658073