为什么所有节点都不能工作

大量的新节点、半节点以及介于两者之间的数字正在给芯片制造商带来困惑。虽然大多数人都说有选择是件好事，但不清楚这些选择中有哪些或有多少是真正好的。

问题在于知识产权该IP在功率、性能、面积和对各种类型噪声的敏感性方面与其他节点有何不同，以及哪些版本是用哪些版本的节点和“节点”制造工艺进行测试的。这些新的部分节点大多还没有被明确定义。因此，现在判断是哪种类型还为时过早晶体管，这将影响栅漏和动态功率密度，需要多少额外的图形，以及这将如何影响相邻的IP和其他组件。

“现在到处都是数字和不同的名字，”公司营销副总裁兰吉特·阿迪卡里说ClioSoft．“问题是这些项目的PPA是什么。PPA一直是决定哪个IP适合您的设计的基础。但是现在您需要了解哪个代工厂提供了它，以及支持哪个节点。对于每个IP，可能有不同的内存或缓存，这因代工、类别和进程节点而异。”

代工计划和他们现在的位置。来源:分析师，Foundry Reports/Semiconductor Engineering

但所有主要工艺节点都有多种口味，从22nm一直到3nm都有多个部分节点。这引发了一些问题:哪些IP是可用的，它是否已经为每个节点进行了充分的描述和测试，以及它是否能够满足不同终端市场所需的时间。在过去几十年里，移动设备以相对较短的产品周期主导了芯片世界，这对移动设备来说不是问题，但对于工业和汽车应用来说，情况就完全不同了，因为这些设备需要得到数十年的支持。

“我们从未见过如此多的节点从代工厂，”Navraj Nandra, DesignWare模拟和MSIP解决方案集团的高级营销总监说Synopsys对此．“我们有从18nm到1nm的节点名称。但它需要管理层承诺对节点进行投资。他们想知道艰难的IP是可以的，为此你需要一个SoC因为你真的想看到IP在新节点上工作的硅测试报告。这也需要IP供应商的投资。因此，代工可能会从时间和ROI的角度找到稍微更好的东西，例如高速内存接口或类似的东西HBM的。但你也可能在这里花了很多钱，但实际上却赚不到钱。”

这似乎是来自IP开发者的一致信息。他们不像过去那样支持每个节点，而是试图评估哪些节点可能产生足够的容量，以产生合理的投资回报。努力并不总能转化为利润，特别是在高级节点上，错误的选择可能代价高昂。

“我们都知道，更新的工艺几何图形更多的是工艺能力(晶体管密度和功率/速度权衡)的指南，而不是工艺的任何实际物理维度，”Marc Greenberg说，他是产品营销、DDR、HBM、闪存/存储和MIPI IP的集团总监节奏．“到目前为止，行业标准已经表明了加工的关键差异，例如，SiON(氧化氮化硅)与高k/金属栅极，EUV或者不是——使用不同的字母或符号后缀。但这最终可能成为新的节点删除，而不是新的后缀。在28nm节点上，我们看到了许多28nm工艺的变体，它们通常互不兼容。这为IP行业创造了大量工作，以涵盖所有这些流程节点的变化。我们也看到了一些早期的finFET节点很难起飞，这对IP行业来说是更多的工作，不一定能转化为销售。”

什么是节点集?
关于节点的很多困惑都是基于营销术语。数字已经变得模糊，以至于没有人确切地知道这些数字究竟意味着什么。台积电和三星所谓的5nm实际上是英特尔、GlobalFoundries和Imec的7nm，同样适用于10/7nm和5/3nm。最重要的是，这些节点有不同的版本，基于低功耗或高性能或成本，每个都有自己独特的扭曲。

Synopsys的Nandra说:“对于一个已建立的节点，我们的思维过程是，如果它正在生产中，那么你就可以优化该节点。“所以你有28nm，你知道它工作得很好，缺陷密度是一个稳定的百分比。为了改善这一点，你稍微挤压一下，给它一个新名字，比如22nm。但这并不意味着它有22nm的栅长。你做了一些事情来提高密度。对于IP社区来说，这应该不是一个大的变化。但当涉及到高速版本时，随着封装的提取、模拟、电阻、电容和感应关系，晶体管在经历光学收缩时的影响，所有这些都产生了大量的返工。你需要对IP进行完全的重新验证。布局后寄生提取可能是相当大的挑战。或者你需要完成一个新的测试芯片，以确保你没有遗漏任何东西。”

在finFET时代之前，晶圆代工厂将遵循英特尔的节点和半节点的“滴答”策略。但在28nm之后，节点编号开始分裂成可能或可能不成功的编号切片，这在很大程度上是因为可能没有足够的IP选择来使它们可行。虽然大型IP供应商将会跟进，但至少就目前而言，尚不清楚该行业的其他公司能否跟上步伐。

Cadence的Greenberg表示:“目前，16/14nm finFET节点相当稳定。”“12/11nm节点芯片也得到了代工厂的良好支持。我们从铸造厂得到的指导是，它应该是一个从16/14纳米到12/11纳米的“简单”IP端口。然而，在某些情况下，我们已经采取了为这些节点生产和表征新的IP测试芯片的步骤。一些代工厂正在支持10nm半节点和8nm节点，我们正在选择ip进行支持。在7nm，我们有一个强大的节点，Cadence广泛支持最新的先进技术IP。现在判断是否会有广泛支持的6nm节点，或者行业是否会跳到5nm节点还为时过早。”

Nandra指出，这项工作的成本可能比IP开发者预期的要高。“如果可以的话，客户将要求一份基于硅的表征报告。如果有很强的模拟/混合信号，客户就会更加保守。他们希望看到更多的硅。”

魔鬼就藏在越来越多的细节中
对于28nm及以上，节点的扩展似乎没有尽头。目前的估计是在1.2到1.3纳米附近，尽管确切的数字可能会根据晶体管的类型而变化gate-all-around场效应晶体管与finfet相比，例如，引入光刻技术选项包括定向自组装和高na EUV扩展器件的缩放，以及在计量，蚀刻和沉积方面的进展。

“7nm技术正在开发中，5nm和4nm技术已经公布，”该公司设计方法部门负责人罗兰·扬克(Roland Jancke)表示弗劳恩霍夫自适应系统工程部。“为了提高这种技术的性能，集成设备进行了极大的优化。因此，在一个技术节点中出现了大量单独的设备类型，例如I/O设备、核心设备、上拉设备和下拉设备，以及设备的几个阈值电压版本。这种趋势极大地增加了技术描述、鉴定和模型开发的工作量，这些都需要在每次工艺变更后重复。”

此外，这些设备对温度和温度等物理因素越来越敏感噪音．阈值电压在不同温度下的响应不同，且灵敏度随节点的收缩而增加。结果是需要比过去更详细的描述。

该公司首席科学家克雷格•汉佩尔表示:“我们在高Vt波段上进行了调整，最初未能发现问题。Rambus．“所以现在如果我们有高Vt，我们提高了表征水平。在过去的几年里，随着我们转向16nm工艺，我们的特性提升了近四倍。”

在那之后的每个新节点上，问题也会变得更糟。但是增加特征不再仅仅是低节点问题。旧节点流程也有许多变体，而且有更多涉及安全性和可靠性的用例，甚至在旧节点上也需要更多的描述。

Fraunhofer的janke表示:“对于低至110nm的混合信号技术节点，在给定的节点中有巨大的多样性。“一项技术通常有超低功耗、高功率、高电压、射频和光学应用等不同版本微机电系统设备等。另一方面，设计人员倾向于将SoC的多个部分集成到单个硅模具中，这导致了对组合技术的发展和越来越多的兴趣，例如用于功率ic的BCD工艺。”

这也使得评估哪个IP最有效变得更加困难，因为该IP需要与其他IP合作。所有这些都会影响产品的上市时间、总成本以及功率/性能。也许更糟糕的是，如果可用的选项更少，它会限制设备的功能。

ClioSoft的Adhikary表示:“有很多问题需要IP来回答。“如果你从一个9nm节点获取IP并将其移动到5nm，因为你需要更多的性能，你这样做能获得多少面积?为新节点开发IP可能需要三到四个月的时间。但是，您真的在面积和性能方面获得了好处吗?如果你一年要做多个tapout，你使用的是哪个版本的IP ?如果其他人使用该IP，他们是否使用相同的PDK库?如果你将IP与其他IP整合在一起，你便需要确保自己拥有相同版本的pdk。我们现在越来越关注使用的是什么版本的PDK和什么版本的库。你需要关注的细节越来越多。”

从IP开发者的角度来看，这也是有问题的。Synopsys的南德拉说:“对于新版本的技术来说，这种努力的差异是显而易见的。“开发7纳米或10纳米IP所需的时间比开发14纳米或28纳米IP所需的时间要长，而且工作量通常是最初范围的2到4倍。”

结论
所有这些都因为新节点、节点和节点命名约定而变得更加复杂。晶圆代工厂已经加大了提供更多数据的努力，IP供应商也比过去做了更多的特性描述，因为在每个新节点和节点上的容差变得更紧了。

Greenberg说:“每个人都从28nm时代吸取了教训，虽然在节点的生命周期中，工艺总会有进步，但晶片代工厂已经更好地向IP供应商提供了更早的指示，并就基本工艺及其变体之间的差异提供了指导。”“在某些情况下，这允许我们在一个节点及其节点集上进行混合信号IP开发，或者来自同一个IP开发的多个后缀进程。当晶圆代工厂能够提前足够长的时间与我们沟通这些计划时，这有助于我们提供更广泛的IP，最终有助于降低成本。”

但至少在可预见的未来，至少可以说，管理节点名称、编号和IP版本将变得更加困难。有太多的选择和潜在的交互作用，还有太多定义不清或仍然未定义的活动部分。

有关的故事
7nm是最后一个主要节点吗?
技术问题增加，成本上升，并不是所有市场都会受益。
节点Vs.节点
越来越多的工艺选择正在整个半导体行业造成混乱。
新节点，材料，记忆
5纳米及更远的芯片会是什么样子，半导体行业为什么会朝着这个方向发展。