节点Vs.节点

晶圆代工厂正在向市场注入大量新节点和现有节点上的不同工艺选项，造成混乱，并给芯片制造商带来各种挑战。

全节点工艺，如10nm和7nm, 5nm和3nm在研发中。但也有越来越多的半节点或“节点-小”被引入，包括12nm, 11nm, 8nm, 6nm和4nm。

节点小函数是全节点进程的衍生物。例如，12nm和11nm是16nm/14nm的稍高级版本。8nm和6nm与7nm属于同一类别。

这变得更不直观，因为节点名称不反映晶体管规格的实际物理尺寸，因为他们在过去。事实上，一些芯片制造商兜售节点名称，以显示在流程竞赛中的领导地位。但实际上，这些都是随意的数字，许多业内人士将它们简单地描述为营销术语。

理解节点编号是比较容易的部分。对于代工客户来说，挑战在于决定使用哪种工艺进行设计，以及它是否具有任何价值。由于IC设计成本不断上升，客户无法承担为每个节点开发新芯片的成本。“所以你必须分清轻重缓急，做出选择，”Wally Rhines说Mentor是西门子旗下的企业．“你必须了解你的需求，你需要了解(代工厂)的能力。”

对于晶圆代工厂来说，挑战在于增加所有这些新工艺。新的10nm和7nm工艺预计将于2018年大批量生产，其基础是目前16nm/14nm finFET晶体管的放大版和更复杂的版本。在finFETs所述电流的控制是通过在翅片的三面各设置一个栅极来实现的。

图1:FinFET vs. planar。来源:Lam Research

10nm/7nm的第一个版本将使用光学光刻和多重图案，这将引入更多的掩模层和更小的特征尺寸。发现缺陷更加困难。在10nm/7nm工艺上，不同制造设备之间的差异变得很麻烦。

显然，该行业面临着一些挑战。高德纳(Gartner)分析师塞缪尔•王(Samuel Wang)表示:“7nm工艺的代工生产使用情况可能令人失望。”“我的理由是，设计师在7nm芯片上的第一个硅成功率将远远低于以前的节点。高设计成本、设计复杂性以及与合作伙伴的深度合作要求可能会阻止7nm soc的设计一蹴而成。”

随着时间的推移，芯片制造商有望解决这些问题。然后，为了简化过程，供应商希望插入极紫外线(EUV)第二阶段7nm和/或5nm光刻。然而，EUV仍然面临着一些挑战。

finfet有望扩展到5纳米。除此之外，芯片制造商正在研究各种下一代晶体管类型。客户也在评估其他选择，比如先进的包装。

总而言之，全节点进程的周期正从传统的2年周期扩展到2.5至3年。然而，有了全节点和节点小，行业面临着以更快的速度交付更多复杂技术的压力。“你有节点和节点间。没关系，”英特尔半导体产品集团高级副总裁Prabu Raja说应用材料．“我们正处在一个加速的时间线上。客户每年都在敦促我们做出这些改变。”

什么是节点?
芯片由晶体管和互连电路组成。晶体管起着开关的作用。互连装置位于晶体管的顶部，由微小的铜线组成，将电信号从一个晶体管传输到另一个晶体管。

图2:芯片的前端和后端图像。资料来源:维基百科

芯片有10到15层铜互连。一般来说，第二层金属，称为金属二层(M2)，具有最紧密的音高。TechInsights的分析师Andy Wei在一次演示中表示:“从历史上看，技术节点的名称是基于所使用的最紧凑间距的一小部分，通常是最好的路由间距(M2)。”

在每个节点上，芯片制造商将晶体管规格放大0.7倍。利用光刻技术缩小晶体管尺寸，该行业在每个节点上的性能提升了15%，成本降低了35%，面积增加了50%，功耗降低了40%。芯片制造商在不同的工艺节点上使用数值纳米名称，如90nm、65nm、45nm等，这个公式是有效的。

然而，在28nm制程之后，情况开始恶化。英特尔继续遵循0.7倍的扩展趋势。但在16nm/14nm时，其他人偏离了传统的方程，放松了金属音高。节点名称通常有一定的含义。他们以前被钉在金属球场上，”韦说。“在某种程度上，我们开始偏离主题，更多地关注下一个节点和功能。”

因此，节点名称和规格与M2 pitch不相符，而且它们在各个供应商之间也不匹配。总而言之，今天的节点名称“更像是一个基于营销的数字，”他说。“当然，每一个节点都是上一个节点的改进。”

更重要的是，在28nm之后，晶体管规格的缩放变得更加困难。光刻技术提供了一些但不是所有规格的缩小。

因此，每晶体管成本(缩放中的一个关键指标)不再以陡峭的线性曲线向下移动。“如果我们把事情与实际的投球联系起来，我们就偏离了这条线。如果我们用金属音高除以实际因素来命名节点名称，它真的是变平了，它真的没有遵循我们的预期，我们应该缩放。”他说。

此外，由于设计成本不断上升，越来越少的代工客户能够负担得起转移到高级节点。根据Gartner的数据，16nm/14nm芯片的平均IC设计成本为8000万美元，而28nm平面器件的平均IC设计成本为3000万美元。根据Gartner的数据，7nm芯片的设计成本为2.71亿美元。

对于许多客户来说，转向16nm/14nm的finfet变得非常昂贵。“如果客户不需要finfet的性能，他们甚至不会考虑它，因为这是一个显著的成本增加，”Walter Ng说，美国销售副总裁联华电子．“我们仍然看到许多客户专注于28nm工艺。我们看到更少的客户关注finfet。

并非所有应用程序都需要前沿节点。“如果你看看汽车或物联网，很多客户买不起前沿节点。很多汽车行业当然还没有走在最前沿。”

有代工客户可以承担高级节点的设计成本。他们需要智能手机等传统应用的最新流程。

新的驱动因素是人工智能、机器学习，甚至是加密货币。“世界上深度学习应用正在爆炸式增长，在这些应用中，训练需要巨大的计算能力，通常由gpu和特殊用途处理器加速，”Fujimura首席执行官Aki Fujimura表示d2．“仅此一项需求就会增加世界对高性能计算的需求。所以，是的，绝对有必要达到7nm甚至更远。GPU加速在模拟、图像处理和深度学习方面尤其出色。出于所有这些目的，我们没有足够的计算能力来完成我们想做的所有事情。”

为了实现这一目标，半导体行业不能停止——甚至不能放慢速度——这就是芯片制造商继续寻找新方法来推动芯片规模化的原因。其中许多都属于过度扩张的范畴。英特尔称之为“超规模化”。

例如，从22nm/20nm开始，芯片制造商开始使用193nm浸没式光刻以及各种多模制技术。为了将间距降低到40nm以上，多重制模涉及在晶圆厂使用多个光刻、蚀刻和沉积步骤的过程。

同时，结构也从平面向三维发展。finFET就是最好的例子。然后，你有门过度接触和其他。这反过来又改变了材料的综合组合。“当你考虑垂直发展时，有很多新材料。你怎么存?怎么去除呢?我们看到我们对材料的看法发生了巨大变化。”

然后，在另一个例子中，供应商使用设计技术协同优化技术。这里的想法是在每个节点的标准单元布局中减少轨道高度和单元大小。

标准单元格是设计中预先定义的逻辑元素。单元格以网格形式排列。轨道定义了标准单元格布局的高度。例如，根据Imec的说法，10nm可能具有7.5轨道高度，栅极间距为64nm，金属间距为48nm。

然后，根据Imec的说法，在7纳米处，高度从7个轨道减少到6个轨道，这导致栅极和金属间距分别为56纳米和36纳米。

图3:通过缩放助推器实现的单元库缩放

这反过来又提供了0.52倍的扩展。该公司半导体技术和系统执行副总裁An Steegen表示:“尺寸缩放与标准电池轨道高度缩放密切相关Imec．“这种组合可以让你在每个节点之间缩小50%的面积。”

从14nm开始，英特尔进一步引入了双高轨道技术，将两组轨道结合在一起。“(英特尔)把原来的宽电池折叠起来，”TechInsights的魏说。“从表面上看，它实际上占用了更多的面积。它更窄，但高度是原来的两倍。折叠它可以减少面积。当你折叠电池时，你也使用了更小的线，能够有更低的整体电阻和更高的性能。”

这项技术是否会降低传统的每晶体管成本曲线，这是一个有争议的问题。但这种技术和其他技术正在成为平衡的必要组成部分。“你需要这样做，因为每个新节点都会增加很多复杂性，”微软首席技术官加里•巴顿(Gary Patton)表示GlobalFoundries．“你需要扩大规模。你需要扩展到2.0倍以上才能满足需求。”

那么，节点和节点间(有时称为节点间)的定义是什么呢?“至少从英特尔的角度来看，完整的节点与之前的节点相比，需要将晶体管密度提高近2倍，”英特尔的高级研究员兼工艺架构和集成总监Mark Bohr解释道英特尔．“全节点也是我们通常引入重大技术变革的地方，例如高k/金属门和finfet。节点间是在整个节点上进行进一步优化的地方。”

迷惑选项
无论如何，代工客户面临着一些令人困惑的选择。下面的图表列出了一些选项。

图1:代工计划及其现状。来源:分析师，Foundry Reports/Semiconductor Engineering

破解这些节点的一种方法是将英特尔的战略与其他公司的战略区分开来。英特尔引入了全节点流程，然后在同一流程上开发增强功能。玻尔说:“英特尔喜欢大约每三年就迈出一大步，然后再做一些小的迭代，这些迭代不太需要重新设计。”

其他芯片制造商开发的全节点和半节点工艺，其节点名称似乎领先于英特尔。玻尔说:“这在一定程度上是一种竞争姿态。”他补充说，英特尔在制程竞赛中仍处于领先地位。

不过，晶圆代工厂为客户提供了多种选择。我们假设16nm/14nm是一个起点。GlobalFoundries的Patton表示:“一些公司将继续保持14纳米工艺，直接跳到7纳米。”“有些公司正在寻求14nm工艺的扩展。”

例如，12nm是16nm/14nm的延伸。它提供了比16nm/14nm稍好的性能。

在最前沿，晶圆代工厂正在加紧生产10nm/7nm工艺。英特尔的14纳米工艺大致相当于其他代工厂的10纳米工艺。英特尔的10nm工艺类似于GlobalFoundries的7nm工艺台积电，以及8nm from三星．

Patton解释道:“在我所说的‘7nm领域’，有四种技术可供选择。“我们可以讨论谁的密度最大、成本更低、性能最好。但它们都在PPAC的同一个邮政编码内。”

巴顿指的是客户的关键指标——功率、性能、面积和成本。那么什么节点提供最好的PPAC呢?和以前一样，它在很大程度上取决于设计和应用。Semico Research负责制造业务的董事总经理Joanne Itow表示:“代工客户非常精明，他们知道，他们决定使用谁和什么样的工艺，最终将取决于技术性能、经济效益以及代工与客户之间的关系。”

一位不愿透露姓名的代工客户概述了一种可能的策略。晶圆代工厂表示，一般来说，一家公司的旗舰芯片产品的目标是全节点工艺，比如16nm/14nm和7nm。

然后，公司可能会有一些衍生品或16nm/14nm的新芯片。对于这些，公司会考虑半节点工艺，如12nm/11nm。晶圆代工厂表示:“晶圆代工厂不是简单地对所有层进行缩放，而是使用这些12nm/11nm的节点来缩放选定的层。”“所以，我可以在不增加掩模层、复杂性或成本的情况下，从14纳米到11纳米或介于两者之间。”

12纳米和/或11纳米的吸引力来自其他原因。在许多情况下，IP在16nm/14nm和12nm和11nm之间是相似的，因此迁移到这些节点是一个相对简单的决定。但如果IP在12nm和/或11nm工艺上不可用，代工客户将避免转移到这些节点上。

在此基础上，客户可以转向7nm或相关版本。所有这些都取决于生态系统。并不是所有的代工厂和IP公司都有能力在每个节点和节点租赁上开发IP。这使得节点小函数的采用变得复杂。这不仅仅是工艺技术，还需要IP，”消息人士称。

因此，客户必须考虑整个解决方案。“你必须更深入地研究每个流程，并获得规格。很多事情都取决于你在选择过程中对设计的重要性，”Mentor的Rhines说。“同样重要的是，代工有可以利用的物理IP，或者你有能力将rtl级别的IP合成到你的设计中，并有信心它会工作。”

最重要的是，晶圆代工厂需要在7nm工艺上与客户进行更多的合作。Gartner的Wang表示:“除了为7纳米制程的晶圆厂生产做好技术准备外，晶圆代工厂还需要花更多时间协助设计公司降低设计成本、验证IP，并成功实现首个晶圆，以加快上市时间。”

还有其他的考虑。代工客户还必须检查各种工艺，并决定它们是否适合他们的需求。

并非所有的流程都是一样的。但晶圆代工厂也在向10nm/7nm方向发展。首先，他们将每个节点的鳍片都做得更高更薄，这反过来又提高了驱动电流。例如，英特尔的14nm finFET技术具有42nm的鳍间距和42nm的鳍高度。在10nm时，英特尔的鳍间距为34nm，高度为53nm，这意味着鳍更高。

图4:14nm vs. 10nm时的鳍、金属、栅距和单元高度。来源:英特尔

为了设计鳍片和其他结构，芯片制造商需要EUV光刻技术。EUV将有助于简化工艺，但该技术还没有准备好用于10nm/7nm。因此，最初他们将使用193nm浸泡和10nm/7nm的多重模式。例如，使用193nm浸没和自对准四重制程(SAQP)，英特尔为其10nm工艺开发了36nm金属间距。

英特尔的10nm工艺有12层金属层。它在最低的两个互连层从铜迁移到钴，使电迁移提高了5-10倍，通过电阻降低了2倍。

相比之下，GlobalFoundries的7nm finFET工艺的翅片间距为30nm，接触栅极间距为56nm，金属间距为40nm。与英特尔不同的是，GlobalFoundries在金属层上使用了自对齐的双模式。

“这让你在后端做的事情上有了更多的灵活性，”Patton说。“我们通过其他方式获得密度。所以只要你有关键路径，你就可以走更宽的路线。”

GlobalFoundries在互连金属方面的策略也不同于英特尔。“为了电迁移，我们对铜线进行了大约100倍的改进。因此我们能够继续投资铜，铜在产量和复杂性方面都有一些优势。”

然而，GlobalFoundries正在使用钴作为线中触点(MOL)，这降低了接触电阻。

图5:各节点上的互连、触点和晶体管。资料来源:应用材料。

然而，晶圆代工厂在提升10nm/7nm工艺方面面临一些挑战，因此客户必须密切关注该技术的关键问题。“最大的挑战是边缘放置错误。这是CD和覆盖的结合，”Ben Rathsack说，高级技术人员电话．“在连接前端和后端时，中间层往往会面临挑战。这才是最复杂的地方。”

随着时间的推移，台积电和GlobalFoundries希望在第二次7nm迭代中插入EUV。相反，三星电子计划首先在7nm处插入EUV。

这取决于EUV的准备程度。Rathsack说:“如果EUV技术足够成熟，可能会在第二代或第三代7nm工艺中降低成本，那么这种技术就有可能实现。”

接下来是什么?
目前还不清楚是否所有的节点名称都将长期保留。一个更大的问题是finFET能扩展到多远?“通往5nm的道路非常清晰。finfet将至少扩展到5纳米。他们有可能会扩展到3nm，”Rick Gottscho, at的CTO说林的研究．“之后还会有一些其他的解决方案，无论是横向的还是纵向的全能门。会有新的材料出现。也会有很多挑战。”

业界正在探索横向栅全能场效应晶体管和纳米片场效应晶体管。在这两种情况下，一个finFET被放置在它的一侧，一个栅极包裹着它。

图6:(a) finFET， (b)纳米线，(c)纳米片的截面模拟。来源:IBM

现在说5纳米及更远的技术会发生什么还为时过早。“一些代工厂还没有确定5nm器件的结构。似乎台积电和GF将使用finfet。三星可能会选择5nm(和4nm)的gate-全能芯片。英特尔目前仍然未知，”Gartner的Wang说。“在有一些成功的7纳米EUV量产案例出现之前，我不认为设计师致力于5纳米是明智的。”

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