FinFETs崎岖不平的道路

这种转变从平面晶体管finFETs集成电路产业是一个重大的转折点。FinFETs预计将实现更高的性能较低电压芯片。和下一代晶体管技术还将允许该行业扩展CMOS,或许超出10 nm节点。

但事实证明,finFET技术也比此前认为的难以掌握。例如,大多数,如果不是全部,尖端铸造厂目前产量和其他问题的解决与finFETs工厂现在,造成各种故障在各自生产坡道,根据半导体设备制造商之一。

例子:英特尔最近推迟了生产第二代finFET过程的斜坡在14 nm,引用产生问题原因。同时,GlobalFoundries,台积电,三星和联电分别与他们最初的计划进入大规模生产16 nm / 14 nm finFET过程在2015年的某个时间,虽然已经有传言,供应商可以经历一些打嗝。

“现在,在逻辑和铸造,通过引入新的3 d门架构,收益率问题客户今天也面临着被证明是行业所面临的最具挑战性的,甚至最小的变化过程保证金可以为这些设备造成严重的产量损失,”里克•华莱士说,总裁兼首席执行官KLA-Tencor,在最近的一次电话会议。”产生重大挑战市场领导人中遇到的早期开发的16 - 14 -和10纳米节点创造了不确定性在2014年这些转变的时机。”

事实上,有几个与finFETs可能出错的事情,无论是在设计流或工厂。的工厂,例如有30%到40%的流程步骤sub-20nm节点,比28 nm。这反过来又增加了更多的致命缺陷进入流的机会。

“我不会期待一个完美的finFET推出,“Joanne Itow说,分析师Semico研究。“FinFETs不是一件容易的事情要做。有问题出现,无论是新材料或设计本身。”

不用说,铸造厂的工厂正在努力解决这个问题。与此同时,铸造客户希望尽快船finFET-based芯片。所以,许多铸造客户问自己一个简单的问题:什么是持枪抢劫,或潜在的问题,与finFETs工厂吗?

事实证明,有很多挑战性的流程步骤,或瓶颈finFETs以及16 nm / 14 nm和10 nm的过程。一般来说,排名不分先后,模式、腐蚀、互联和过程控制可以说是最困难的。

铸造一些客户已经熟悉的问题。很多人只是获取武器的问题。所有客户需要处理生产问题为了有更现实的期望对他们的设计进度。

为什么finFETs ?
几十年来,行业整合传统的2 d平面闸门结构的设计,但平面的气体由于所谓的短沟道效应。行业正在finFETs,电流的控制是通过实现一个门上的每个鳍的三面。

2011年,英特尔是第一个芯片制造商finFETs投入生产。最初推出22纳米,英特尔的三栅极晶体管在低电压提供了37%的性能提升,相比其32纳米的平面晶体管。

现在,英特尔正在加大其下一代14 nm finFET的过程。英特尔的芯片基于这个过程预计将在今年下半年推出,这是一个或两个季度比预期晚。铸造厂,从平面晶体管在28 nm / 20 nm finFETs可能是一个漫长而坎坷的道路。

“一般来说,finFETs带来很多挑战,”布拉德利说霍华德,蚀刻技术先进单位的副总裁应用材料。“现在,这个行业是一个非常不同的器件结构,在这些鳍站了起来,一个门,包装。所以,这真的不是一个大惊喜,它将花费一些时间去解决问题。事实是你真的有很多聪明的人在台积电,三星、GlobalFoundries或无论。他们会通过它,他们会得到它。”

模式的挑战
工厂的最大挑战之一是模式。光刻技术,印刷图案在晶圆上的过程,是一个零缺陷的游戏与严格要求。10 nm,芯片制造商想插入极端紫外线(EUV)光刻减少流程步骤的数量和提高模式的忠诚。但EUV可能会错过10 nm节点由于持续的电源的问题。

因此,芯片制造商必须扩展193海里浸泡10 nm,借助多种模式技术。“双模式或多个模式,设计师需要做颜色作业布置的多边形,”克里夫侯表示在台积电研发副总裁。“这种新环境会改变现有的设计实践。这将是一个新的挑战,我们当前的设计环境和EDA工具。”

和多个成像与193 nm液浸式光刻技术,芯片制造商展示了打印11.8 nm半个球场光栅的能力。“我们知道成像可以做到,但这是人们想问我们的叠加,”马丁McCallum说,技术项目经理尼康。“这也集中表现。和负担得起的吗?”

在多个模式,还有几个技术选项,如传统的多重曝光计划,自对准双/四模式(SADP / SAQP),和导演自组装(DSA)。“自对准多个模式可以解决我们的问题,但它确实增加了复杂性的问题。复杂性的区别在哪里?答案是我们有了更多的新节点的变化,“说此人Sekiguchi,公司副总裁、副总经理东京电子有限公司(电话)。

“在过去,你的变化是由一枪。你担心基民盟、叠加和直线边缘粗糙度。为了实现今天的技术,还必须担心第二,第三和第四(层)和覆盖。每一层都可以添加一个小错误的边缘位置错误。这是头痛,”Sekiguchi说。

腐蚀的挑战
腐蚀,去除材料来帮助塑造的艺术设计,是另一个具有挑战性的过程,特别是芯片制造商迁移到finFETs。散装finFET生产,困难的部分是让鳍在腐蚀过程中一致的高度。不精确的鳍模式可能导致的变化。

在间隔腐蚀,诀窍是把材料从鳍侧壁,但保留栅极侧壁。英特尔,设计了“锥形鳍”来绕过这个问题。竞争对手“矩形翅片”阵营的支持者可以通过使用在蚀刻技术,但这也可能导致鳍和氧化侵蚀,据专家。

“除了新设备结构实现,(finFETs有)地形挑战,”霍华德说。“地形驱动一个腐蚀。如果在使用腐蚀清除更多的地形,你暴露你的设备潜在的更大的伤害。”

应对鳍模式问题,行业看下一代蚀刻技术被称为原子层腐蚀(ALE)。啤酒有选择性地、准确地删除一个单层材料。“啤酒可以自动创建光滑表面具有良好的成分控制,”托尔斯滕莉儿说,新兴技术和系统集团副总裁林研究。

后端蓝调
芯片制造商的另一个担忧是backend-of-the-line (BEOL)。在芯片生产,BEOL就是互联装置内形成。Interconnects-those微小的布线方案在每个节点设备变得更加紧凑。反过来,这导致性能退化,增加阻容(RC)延迟芯片。

“有大问题,”丹尼尔•埃德尔斯坦表示IBM研究员兼经理BEOL在IBM的技术战略。“扩展导致线路电阻或电阻单位长度,炸毁,只需二次扩展线的横截面积”。

在互连流中,有三个主要parts-metallization;性能电介质;和覆盖层。在金属化步骤中,一个结构经历了一个扩散障碍蚀刻步骤。然后,通过介质沉积。一个蚀刻步骤然后形成一个缺口,线条和通过形成。

然后,一层阻挡层的钽(Ta)和氮化钽(TaN)材料沉积使用物理气相沉积(PVD)。助教是用来形成衬垫和褐色的屏障的结构。阻挡层是通过PVD涂层由铜种子屏障。最后,结构与铜电镀。

”在上面的130 nm节点和中,设计师能够绕过一些制造业限制通过构建冗余设计本身。所以,他们会有更多的通过。这将允许他们桥任何边缘性如果你有一些空洞或一些不完美的填充特点,“国王的故事说,全球产品经理在应用材料。“但是当我们去20海里,我们只是跑出房间。没有办法建立任何冗余的设计方面。这意味着,即使其中一些结构不正常了,收益率的影响开始变得非常引人注目。”

20 nm,该行业将需要更改的流程。“在今天的互联,我们开始看到其他的挑战,如高电流密度。随着电流密度增加,其他二级电效应开始占主导地位,”国王说。“为了解决电气互连技术方面,我们正开始看到了新材料的需要。”

事实上,应用已经推出了一个工具,使钴以及传统材料流动。应用的工具利用其现有的Endura平台。使用化学气相沉积(CVD)、钴用于衬管代替助教。钴还用于覆盖层。谭还用于使用PVD的障碍。“使用钴衬层的想法是促进铜种子的连续性,”国王说。“改善填充可靠性使用钴衬垫基本上转化为更好的收益。”

计量/检验问题
无名的一部分流动过程控制,包括检查和计量。的科学计量学测量和描述微小结构和材料,是至关重要的早期阶段产生斜坡。finFETs,然而,没有单一的计量工具,可以处理所有的12个或更多finFET的测量三维空间。

因此,为了解决这一问题,芯片制造商使用的是混搭的方式与今天的计量工具。“说实话,我认为我们正在解决的方面(计量挑战),但是问题仍然存在,”约翰·Allgair说Nanometrics产品开发主管。

尽管工厂的挑战,芯片制造商仍然是移动与finFETs全速前进。说:“FinFETs仍然是一个巨大的挑战Semico Itow,“但是这个行业会很快。”