太多的选择和不确定性为新的芯片架构ROI变成高风险的赌博游戏,迫使下一步的反思。
这些天听工程管理在芯片制造商和一致的主题出现了:他们都石化了,将他们的下一个技术的押注。他们搬到14/16nm finFETs计划缩小到10纳米,7,甚至5 nm ?他们投资于2.5 d和3 d堆叠死吗?还是从现有流程补充更多的节点使用新工艺技术,更紧凑的设计和改进架构?
这些是wager-your-company种类的选择,但是——有太多太多的不确定性与每个的让人舒服,他们做出了正确的。摩尔定律的经济学从半导体行业的主要方针陷入folklore-at 16/14nm,每个晶体管的成本不再是便宜比最后一个节点,尽管它在技术上是可行的扩展它至少几个节点所需的投资选项的数量在不断增加。一个糟糕的投资可以做更多比杀死一个芯片。它可以摧毁一个公司。
甚至更重要的是,战略前沿设计背后的痕迹越来越难以确定。华夫格的公司之间的市场领导者和所谓的“后起之秀”告诉半导体工程决策过程有时complexity-along上涨瘫痪与投资新研发的能力,因为他们不知道接下来的路要走。研发需要的临界质量部门工作同步——整个生态系统是有效的。随着市场碎片或停顿,达到临界质量更加困难没有多个财力雄厚的行业协会或政府资助。甚至当数十亿美元注入技术,它变得这么复杂,并不能保证成功,与下一代光刻技术。发生了什么事
“新的现实的困难和困惑的选择,”Mike Gianfagna说eSilicon营销副总裁。“我们看到在我们的客户基础。这是一个bet-your-company决定。你去finFET或28 nm FD-SOI吗?或者你使用9水平的金属而不是八个?”
这些决策影响整个供应链,从芯片制造商EDA工具。“EDA人正在努力产品流和生成优化的知识产权对于一个给定的配方,但问题是,食谱太多样。有一组令人眼花缭乱的选择,解决这个问题的唯一方法是让非常接近铸造厂和尝试的实现。从商业的角度来看,风险和耗时的,”Gianfagna说。
这些选择到处都是爆炸,包括在现有流程节点。史蒂夫•卡尔森集团营销总监在节奏的首席战略办公室,说大约有10活动流程节点,其中每个节点有两到三个选项基于性能、权力,或嵌入能力。
“这是一个很难做的寻路过程,”卡尔森说。”然后对系统有什么可以集成的问题。你有一个MEMS传感器集成在65海里,然后你有不同口味28 nm。最重要的是有2.5 d和3 d集成选项,其中包括从玻璃插入器的连续的选择方案。整个包装领域已经支离破碎。物联网,您将看到低成本,大节点用于边缘设备和更复杂的技术进一步在云中。”
这促使一些自我反省EDA公司,以及,在最先进的节点与领先的公司,但不一定在所有这些节点可用的流程。
”之间存在着鸿沟新兴、先进,建立了节点,“Saleem海德尔说,高级营销主任物理设计和DFM Synopsys对此。“但这也不是你想的那么干净。在结束的这些差异非常明显。但这是一个连续体。人们继续创新先进的节点,但也更强调设计建立节点。硅规模将继续,但问题是许多公司,在经济上是否可行。”
事实上,有迫在眉睫的质疑收缩功能是商业上可行的多少量的芯片制造商超过10纳米。业内人士说,团队负责收缩功能持续获得比设计新的芯片,但在20 nm比例倒变得更加关注新的架构和设计而不是萎缩的几何图形。好消息是,建筑师正密切与设计远远超出最初的阶段。可坏消息如果出现错误,。
在许多情况下,越简单越好
对芯片制造商来说,关键是要关注芯片真正需要完成,找出最好的方法在最低的成本。这是激进思想的转变的一个行业,跑到下一个过程技术自1960年代中期。但是有两件事正在改变。首先是去下一个节点的成本。它不再是简单地创建衍生品使用下一个过程从相同的设计技术。大量的研发需要进行互联、工艺技术、光刻技术、高机动材料(电子别动那么快10海里),新电介质,finFET结构,包装,甚至测试。
第二个是大量的interconnectivity-loosely和主要错误标记物联网,因为它通常专注于人与人之间的互动和东西允许计算要做在一个设备,在网络的边缘(新学期雾服务器)和使用各种类型的云服务器,性能是至关重要的,带宽可能是一个限制因素,但电池续航时间不是一个问题。
“这些新工艺几何图形的一个司机的创新和他们通常代表主流将在短短几年中,“说Taher Madraswala, Open-Silicon总统。“然而,当创建新节点之间总是有延迟他们的可用性和广泛的使用。”
他说,这是由很多因素,包括是否正确的IP被移植,测试和可用,以及面具和硅片成本在新的节点,所有这一切的影响在芯片设计成本和是否有其他替代方案来达到预期的性能目标。
“最近,这滞后时间增加了。的人建立一个超高体积和高度竞争的产品,比如手机芯片,即使是很小的成本或减少部分权力可以提供足够的动力的早期采用一个新节点。然而,对于许多中期大容量ASIC的应用程序,还有其他替代最新流程节点的设计成本较高。在过去的几年中,我们已经看到整个行业减少的速度过渡到最新的节点通过其他方法。事实上,它是广泛推测28 nm很可能整个流程节点我们没有看到,我们看到强烈的兴趣28 nm从我们的客户,但对于更深层次的节点。我们当前ASIC项目反映了这一点。”
这似乎是一个共同的主题。Satish Bagalkotkar,总裁兼首席执行官突触设计,客户经常问他:“有许多技术可用,但28 nm足以让这个应用程序吗?甚至还是需要在28 nm ?它可以在65海里吗?20 nm制程(包括16/14nm finFETs)仅仅是为人们在网络或服务器。外面的世界越来越多元化和简单,这就是为什么你会看到28 nm生存在未来六年或更多。但是,如果你能做到在65 nm,成本下降和成功的机会芯片上升。28 nm芯片成本3000万美元创建规范。在14海里,这是高一个数量级。更多的马力的日子已经一去不复返了。我们有足够的计算能力。 That means you need a very specific reason to go to 14nm.”
这个原因通常是网络或服务器上所需的性能,或高度计算密集型应用程序需要在本地完成。对于其他人来说,他说2.5 d看起来越来越有吸引力,这公司已经开始迁移到架构。
“研发未来都是在体系结构中,“Bagalkotkar说。“把事物相关,你想做什么定义架构。”
但是,正如有更多的选择,有很多不一致的意见。
“先进的芯片研发投资并返回节点仍然是追求的最尖端的公司更高的性能,更高的功能和更低的力量的原因,“说普拉温•Madhani总经理位置和路由组的导师图形。“我们已经看到tapeouts在14 nm和设计计划在10纳米。这些都是由于终端用户想要更好的权力,更多的功能和更高的性能在同一模具尺寸。实现这些的唯一方法就是去一个较低的节点。最初,投资和成本可能很高,但很容易超过能够获得或保留有利可图的IC槽在大量设备。大部分的前20名半公司做更少的芯片会有尖端的节点,但他们肯定是搬到前沿节点保持竞争力。”
集成变得更加重要
不管什么节点工作,整个过程从最初的概念到硅更有效率。这意味着剃须成本只要可能,往往通过简化一体化进程。
“你必须开始看架构和其他设计创新,”查理Janac说Arteris董事长兼首席执行官。“你比以前更有效地互连,以及互连必须做更多的工作。你必须确保所有工作在一起,这是一个挑战,因为在一个SoC没有人拥有所有的IP。你有Synopsys对此PHY和I / O,想象力GPU, ARM处理器、精益DSP和Tensilica(节奏)可配置处理器。有人把这些东西一起。”
这创造了重要的架构和方法感兴趣,可以把事情很快在一起,包括多种标准化的平台为2.5 d和3 d包、片上网络如由Arteris超音速,和第三方知识产权,已经研究的很透彻和测试在许多几何图形设计在许多不同的过程。
“这里有巨大的机遇,”Janac说。“但很多行业的成功归结于人的心态。如果你看看中国,这是怎么回事了。有一个乐观积极的态度和乐观,类似于1980年代的硅谷。他们愿意尝试新想法,杀了坏主意尽可能快,实验以降低成本。”
所有这一切对研发、有一些有趣的影响。而不是在大的设计,越来越明显的是,独立开发的小块函数和被集成的要求。分而治之的方法已经不仅仅是验证到开发能站在自己的作品,迅速被集成,完成所有的不破坏预算的权力。
”过程扩展是一个重要的因素,但构建大型soc的方法并不可行的甚至最高销售量的应用,”德鲁Wingard说,首席技术官在超音速。“市场机会有最先进的节点但芯片的数量需要胚根端胚乳是2亿年到3亿年每收回平台。如果你错过了一点点,你可能失去整个公司。”
对于系统公司,这个公式可能仍然是有意义的,因为他们可以吸收芯片开发的成本在整个系统的成本。这是IBM用于相同的公式适用于软件和服务在1960年代和1970年代,当杠杆支付另一个。但随着行业细分芯片制造商、IP开发人员和各级EDA公司为了提高效率,按照摩尔定律,这种想法从半导体行业消失了。与不断增加的复杂性和新供应商跳入半导体market-Apple,三星、谷歌、脸谱网和亚马逊经济又有了新的变化。但大芯片制造商可能不低着头相同的路径,因为它是难以与系统厂商竞争发展正是他们需要特定的设备非常具体的功能和连接。
“的含义大IDMs逐渐远离流血的边缘是深远的,“Wingard说。”的钱,公司可以藏在方法很重要,这就是大公司试点的新方法。这使得很多中型企业,没有进步,这使得它越来越研发更具挑战性。是研发如何支付?”
他说,快速跟随者规则是六到九个月后前缘公司向前发展。这似乎是走向变化。“发射的时候,每个晶体管的成本对于一个给定的节点总是更高。最终14 nm会便宜一些。但它不会发生在六到九个月以前喜欢它在节点。”
所有这一切的风险是由于企业华夫饼干在下一步要做什么,他们在高级研究向后拉缰绳。这将如何影响未来的设计在所有节点是不确定的,但大芯片制造商私下表示他们非常担心。
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