更好的纳米线;SOI nanosheets;iCVD的过程。
更好的纳米线mosfet
在最近的IEEE国际电子器件会议(IEDM)，Imec而且应用材料提出了一种新的、改进的垂直堆叠栅极全方位mosfet制造方法。
更具体地说，Imec和Applied报告了硅纳米线MOSFET的工艺改进，该MOSFET集成在CMOS双工作功能金属替代金属栅(RMG)流中。
纳米线MOSFET和相关器件纳米片MOSFET的目标是在未来的某个时候取代今天的finFET晶体管。在这两种情况下，一个finFET被放置在它的一侧，然后被分成独立的水平部分，它们组成了通道。一扇门环绕着通道。与纳米线相比，纳米片场效应晶体管具有更宽的通道。
与此同时，与之前的工作相比，Imec和应用材料公司对浅沟槽隔离(STI)进行了工艺改进，减少了垂直纳米线间距，集成了更薄的低Vth能力的nMetal工艺，并提高了DC/AC性能。
在这项工作中，纳米线fet是在标准的300mm大块CMOS晶圆上制成的。在流程中，第一步是使用外延反应器在衬底上制造超晶格结构。超晶格由硅锗(SiGe)和硅交替层组成。
然后，鳍是有图案的。根据Imec和应用材料公司的说法，然后进行STI填充模块，然后进行虚拟栅极图形化。“原位掺杂S/D(源/漏)由用于NMOS的高掺杂Si:P和用于PMOS的SiGe:B+Si:B衬垫(用作NW释放期间S/D的保护屏障)组成，在NMOS或PMOS epi S/D第一集成方案中均可使用，”Imec的器件和表征工程师、论文的主要作者Romain Ritzenthaler说。
然后，在超晶格结构中选择性地去除SiGe层，然后采用双功函数RMG格式。Ritzenthaler说:“通过降低STI的热预算，并引入SiN STI衬管，可以减少西北方向的尺寸损失，提高形状的可控性。”“由于减少了STI氧化，还可以展示更大的线材(宽为15纳米，高为11纳米)，提高宽高比。”
制备了一种减小垂直纳米线间距(12nm ~ 8nm)的器件。随着ION/IOFF性能的提高，在匹配的VDD下，环形振荡器门时延从24ps下降到10ps也得到了证明。
SOI nanosheets
在IEDM的另一篇论文中，CEA-LETI,意法半导体而且SERMA技术介绍了基于绝缘体上硅(SOI)晶圆的纳米片FET的结果。
晶体管在300mm SOI衬底上加工，采用替代金属栅极(RMG)工艺和自对准触点。宽度可达50nm的可变薄板已经被证明。
与其他FD-SOI设备一样，该技术也具有后偏置功能。来自CEA-LETI的Sylvain Barraud是该论文的主要作者，他说:“在这里，后偏效应被有效地用于突出GAA Si通道上部静电的显著改善。”“这允许考虑在3D堆叠通道中提供更多功率/性能灵活性的额外杠杆。
Barraud说:“这些器件的先进电气特性使我们能够校准新版本的物理紧凑模型(LETI-NSP)，以评估不同配置的GAA fet环形振荡器的性能，这些GAA fet集成了多达8个垂直堆叠Si通道。”
什么是iCVD?
同样在IEDM，KAIST, Lam Research和韩国航空航天大学描述了一种新的掺杂技术，称为启动CVD过程或iCVD。
该过程针对超薄体(UTB)或SOI finFET进行了调整。论文作者之一、韩国科学技术院(KAIST)研究员金宰焕(Jae Hwan Kim，音)表示:“即使在10纳米技术节点之后，若想继续半导体产业的成功，必须要有finFET和/或SOI形式的超薄体(UTB)，才能最大限度地减少不良的短通道效应。”
然而，这种UTB方法在流程集成方面面临更多挑战。其中，翅片阵列内的共形高浓度掺杂技术已成为下一代器件的关键问题。传统的离子注入会导致UTB的非共形掺杂和结构损伤，导致设备性能下降。”Kim说。
输入iCVD。这种新技术可以在高浓度下实现半导体的保形、晶圆级和可控纳米级掺杂。“为了从10nm以下的层获得高掺杂浓度，开发了一种优化的集成工艺，其中采用共聚物p(BAO-co-V3D3)钝化pBAO和双步沉积pTAP。该掺杂技术成功地实现了SOI fet。提出的iCVD掺杂方法对n型和p型都显示出足够低的薄片电阻，”Kim说。
Kim说:“在源/漏区掺杂iCVD的SOI fet比传统离子注入掺杂的SOI fet表现出更好的亚阈值摆动和通电流值。”“与其他扩散掺杂方法相比，iCVD工艺可以实现更低的片材电阻。”
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