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很多小旋钮

越来越多的微小变化将被要求保持权力,热,和噪音控制10/7nm和超越。

受欢迎程度

动态能力是成为一个更大的担心在新的节点更finFETs包装在一个死亡和电线收缩,电阻和电容成为一阶效应。

芯片制造商开始看到第一代的动态功率密度问题finFETs。而3 d晶体管结构降低泄漏电流通过提供更好的门控制,散热鳍片变得更加困难。在10/7nm这个问题只有变得更糟,泄漏电流开始飘荡起来。

作为一个参考点,可以包3晶体管到相同数量的空间在5 nm 2晶体管需要在7海里,据IBM。在7海里,200亿个晶体管会占据一个指甲大小的地方。

使权力最大的一个问题要解决,也没有简单的方法来实现它。但与在过去的节点,没有单一的大旋钮。即使有gate-all-around场效应晶体管、动态功率密度将继续导致热的问题,从而影响信号的完整性、可靠性和性能等。把责任在设计团队开发复杂的电源管理方案,考虑到足够的实际用例,以避免问题。

“数亿美元需要设计在这些先进的技术节点,利润依赖于硅晶体的成功,“Preeti Gupta说,RTL产品管理主管有限元分析软件。“权力的方法不断演化来满足这些日益增长的需求。”

在所有这些方法是更早的基础分析和验证,和更好的计划产量和测试在概念设计阶段。

“早期分析使高影响力的架构决策,指导关键下游决策等权力交付网络设计,尽早和识别能力问题,这样还可以进行重大设计变更,没有严重影响进度,”Gupta说。“事实上,早RTL能力分析和还原方法被采用的迄今为止power-insensitive网络应用程序,以及那些现在担心冷却成本和预算。”

另一个新兴的趋势正在迅速成为主流是早期权力和热分析系统级应用程序的活动。过去,方法都集中在短期活动,但他们power-critical失踪事件的风险,可能发生当芯片暴露其真实交通如操作系统启动或高清晰度视频帧,古普塔解释道。“高性能引擎现在可以配置文件来自数百毫秒的活动模拟器早期在RTL和识别问题和关键峰和di / dt场景会影响电力供应。”

噪音问题
功能萎缩导致其他问题。随着金属密度的增加和电线变得越来越薄,到处都是少空间组件之间和绝缘。提高的程度噪音各种各样的,其中一些出现相声

“在过去,设计团队生存完全忽略了电感,“说Magdy Abadir,负责营销的副总裁Helic。“他们可能分析电感效应在非常小的部件,如射频组件或某些并行转换器模块或锁相环。在小块他们可能做分析,以确保这些特定组件的设计很好。但担心干扰不同区块之间,或在不同的层次结构,以前从未被认为是直到也许有点16 nm-but肯定在16 nm, 10 nm现在7海里。现在成为一种必需品,而不是奢侈品。每个人都有担心这个。”

加剧这一问题正在上升数据速率和时钟频率。“你不会设计在这些节点,并让它运行缓慢,“Abadir说。“整个想法是获得更多的性能。所以频率越高,越电磁波产生的信号变化。他们变化得越快,越强电磁波。”

小的变化加起来
然而,将这些问题纳入设计流程和转移方法是不小的工作量。所以只要有可能,工程团队是利用各种技术,允许的力量改善达到以最少的中断,并增加流较小的变化。

卢克朗、产品工程主管对低功率产品节奏指出,三大地区的改进可以破坏最小。“第一,你要开始做一份好工作能力评估。现在它不再是自动化。你看看你的芯片,以确定在哪里燃烧最权力。那么你必须找出如何改变结构来减少电力,因为自动化是几乎所有做过。”

第二,他说最好的结果来自不是手工调优RTL,而是从高水平合成等工具,一个算法可以在一个高级建模语言(如c++或SystemC。工具包含编译器,将看设计和尝试不同的场景,减少权力。

朗指向一个JPEG设计来解释这项技术是如何被使用的。“这是一个电路,处理JPEG。我们运行它通过高级合成各种参数和微体系结构,我们将产生61 RTLs。然后运行能力评估分析找出哪一个是最好的基于什么标准。在一个典型的设计团队没有办法你可以61种不同版本的RTL代码。你没有资源,没有时间表。”

第三个挤压电源的设计是检查软件对权力的影响。“早期的一代智能手机,一个投诉是电池并没有持续很长时间。固件升级使电池持续时间更长。硬件没有改变,但是软件减少用电。越来越难挤出更多的权力,你也不能忽略它的软件。”

问题的一部分是软件安排不同的活动,在不同的时间和事情发生。在大多数情况下,也许两个,三个或四个功能不都需要在同一时间发生。通过传播出来或优先级调度,电力可以进一步降低。

“我们真的需要改变设计团队,”朗说,“你写最好的RTL因为下游我们已经做了所有的挤压可能吗?我们真的需要挤压的动态力量,我们需要看一下设计。你的建筑师设计开关的地方很多吗?你能改变你的设计,构建或修改它开关少但仍然相同的功能吗?”

软件定义的硬件
背后的想法这是软件定义硬件,软件的功能是用于开发最有效的硬件来运行软件。而不是建立一个标准的处理器和依赖操作系统连接一切一起使用应用程序编程接口,硬件和软件都是调整以提高性能,较低的权力,至少在理论上,更安全。

有广泛的行业的共识,其中大部分是在回归本源2009 ISQED表示(参见下面的图1),一旦RTL编码,80%的权力被锁定。这使应用程序的水平问题,这就是架构师可以看到。


图1:节电潜力整个设计流程。来源:Accellera / ISQED 2009

“这就是架构师能理解权衡真的在哪里,”说,首席技术官超音速。”所以在应用程序的水平他们会说,“是的,这是可以牺牲的这部分设计的响应时间,因为用户不会注意到,”,“不,它不是好的牺牲响应。””

产品营销经理斯图尔特·克拉布导师,西门子业务表示同意。“如果你把一个RTL设计和对工程师说,没有改变什么,只是试着把一些时钟门控在那里,那么你做的,因为我们担心动态功率。不像你能说,‘嘿,你可以通过关闭它节省电力,”因为它必须做点什么。你会认为如果不需要做任何事情,你已经关掉它。这开始进入建筑方面的考虑。多次工程团队必然是推动频率功能过程的技术,实际上我们已经看到一些客户设计,对于任何过程的技术,可以拿一块RTL和合成它较低的速度,将小区域。然后你可以降低时钟周期,直到它开始变大,因为这些合成工具更area-centric。”

Wingard相信一个障碍改善这种情况,许多工程师仍然与电子表格方法的权力架构。也不稀罕他们思考的一些关键操作场景他们想支持芯片级,然后想出一个估计的是多大的权力使用的芯片的主要构建块。然后他们试图确定可能需要多少电源管理的相关能源到适当的用例。

“电子表格模型相对粗糙,这些案件的数量比较大,所以经常发生的是,芯片团队剩下别无选择的翅膀。我认为我应该用这里的节能技术。我只会做一些时钟门控。在这里我将做一些功率控制。这里我有这个处理器复杂所以我觉得我真的很想申请动态电压和频率扩展在那里。”,真的是没有任何有效的反馈回路,让设计师知道如果他们做出最好的选择,”他说。

不过,动态功率管理通过不同的步骤将添加到大国旋钮将目前,克拉布说。”在我看来,这绝对是动态功率,因为所有的其他东西时降低电压不需要快速运行它,并把它完全不需要使用的时候,已经完成了。我们不担心泄漏电流。FinFET,逃离后平面,或FD-SOI,我们几乎放弃了泄漏的担忧。但不幸的是动态finFET的大时间,所以更多的情况下每一个多余的交换。”

像节奏的郎朗,他指出,像高级合成技术,已脱颖而出的能够确定哪里有交换活动,或相反的,没有更多的权力被扔在时钟门控或保存常用的技巧。

“你可以尖叫的RTL团队你的心的内容减少权力,这并不一定意味着它会发生,”克拉布指出。”旋钮,而被一些,有点像山顶的企业态度。仍然有太多的设计团队专注于功能。的实际工作的事情吗?我得到了报道吗?我不想改变代码,因为后来我得重新验证,和老板尖叫回归运行时间过长,总之,在RTL。所以我不想改变,除非有人对我说这将节省大量的权力。问题是有人对你说,“这里是10件,你可以节省一点力量。每个靠自己,他们不是真正的。但当你把它们加起来,他们开始做出改变。”

这种压力正在推到RTL工程师,但它不是特别繁重。“为了得到力量的估计,需要运行一个模拟,你需要交换的数据,”他说。“你已经这样做了。它被称为功能验证。”

功率估计不会给绝对权力的结果数量,但它可以在10%到15%的门电路级模拟更快。这粗糙的力量估计是有用的通过层次深入到个体经营者。“我有一个乘法器和加法器在RTL,多大的权力消费吗?你会带来顶级层次结构,但这就像医生和你的孩子运行温度,和他一个温度计在他们口中说,“是的,你的孩子有一个温度,“但并不是说要做什么来解决这个问题。甚至到后端,做门电路级模拟,还只会给你一个号码。不会让你你浪费力量或是否浪费力量。这项技术显示了工程师失败浪费力量,他们有权力泄漏。”

结论
没有单一的方法来提高电力高级节点。但是有很多改进,可以达到同样的目标。权衡是需要一些复杂的工具设计周期中尽早能够彻底分析多个操作场景和用例。

“应用弹性计算等新兴技术在大数据架构将可行的运行设计数十亿实例的大小与大幅减少运行时,“ANSYS的古普塔说。“更重要的是,这样的平台也支持跨域分析等能力和时机和向右将把焦点问题和减少加旁注。”

标准工作在电力领域,尤其是周围权力统一格式,至少提供了这些改进的基础。“它允许正常大小设计团队应用的一些更激进的节电技术,“Wingard说。“既然UPF值标准化和大型EDA供应商和供应商工作流动,它成为可行的技术部署在一个更大的规模。我所说的一个更大的规模较小的设计团队和事情不是他们公司的旗舰芯片一定,而且在更大程度上在所有的设计。我们现在有一个工具和允许我们分区芯片流入大量的定义和控制块。下一步是巩固成果提供高端的技术我们已经使用了数年,使完整的设计方法,可以利用这些定期作为主要设计的一部分,而不是马后炮的最后设计。这是一个很大的变化。”

最大的变化是使用方法,让人们思考的力量和能量除了功能在设计的早期阶段,一些设计师选择节能的原因,而不是功能。

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新势力在10/7nm担忧
动态、热、包装和电磁效应增加,因此它们之间的交互。
在10/7nm疯狂
重点是削减成本,结果仍有不少削减。
技术说:7海里的力量
处理热的影响,在最先进的节点电迁移等问题。
噪声控制
将噪音妥协你的下一个设计?回答这个问题的唯一方法是了解哪些方面的噪声恶化和分析工具的可用性,帮助减轻问题。



3评论

凯文 说:

我写了一份白皮书自己为什么你需要搬到异步设计实现子28 nm大约十年前,和参数仍然是一样的。

处理的设计需要工具,理解能力——Verilog-AMS设计意图,和人做UPF应该介入,而不是做不称职的独立标准,即RTL (Verilog) + UPF进入合成,Verilog-AMS应该出来,但它没有,所以你不能验证的目的是实现或你用电。

最近尝试让dvf / body-biasing验证进入SystemVerilog也消失了。然而,它是可能的问题进入模拟域和验证使用行为建模——这是你需要的东西:

https://xyce.sandia.gov/

subjectCd-EEJ0.html http://www.wiley.com/wileycda/wileytitle/productcd - 0470226099

这些人会告诉你如何做异步cpu -

http://etacompute.com/

这是一个异步的方法——前端设计

http://parallel.cc

大卫Stringfellow 说:

请举一个成功的芯片使用异步实现的设计方法。

凯文 说:

据我所知埃塔人产品,和其他人在极低功耗领域。

https://en.wikipedia.org/wiki/Asynchronous_array_of_simple_processors
https://en.wikipedia.org/wiki/AMULET_microprocessor

风投等工具和NC-Verilog用于定期验证不处理模拟的电路,所以你自己这样做。然而,制造业的高可变性和不可靠的电力,意味着很可能很快就会采用3 d-ic系统来处理问题。

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