PCIe规范的最新更新对于需要移动大量数据的设备来说是必不可少的。
回顾2022年，我们看到了PCI Express (PCIe)规范的重大更新。PCIe 6.0带来了该规范中一些最基本的变化，从而带来了一些令人兴奋的功能，这些功能将在未来几年将数据中心的性能提升到一个新的水平。
二十年来，PCIe一直是计算领域的互连选择。它在带宽和电源效率方面的不断进步满足了业界对高速、低延迟和可扩展互连解决方案日益增长的需求。因此，凭借性能和成本效益，PCIe技术已被广泛应用于数据密集型市场。
自2010年推出PCIe 3.0以来，每一代新标准都能提供比前一代高出一倍的信号速率。PCIe 6.0规范于2022年1月发布，将信号速率提高到每秒64千兆传输(GT/s)，是PCIe 5.0的两倍。对于带宽饥渴、数据密集型的工作负载，PCIe 6.0提供的额外带宽肯定会改变游戏规则!
采用PCIe 6.0的初始设计将是目前带宽需求最强烈的地方:在数据中心的中心。PCIe 6.0对于系统级芯片(SoC)设计人员来说是必不可少的，因为他们需要创建需要大量数据移动的设备。这包括人工智能/机器学习(AI/ML)和高性能计算(HPC)应用程序。
让我们仔细看看PCIe 6.0规范中的一些关键变化。
最大的变化之一是转向PAM4(“四级脉冲振幅调制”)信号。PAM4为四个振幅级(00、01、10、11)结合了每个时钟周期两个比特，而PCIe 5.0和更早的几代使用了每个时钟周期一个比特和两个振幅级(0、1)的NRZ调制。然而，总是有权衡，过渡到PAM4信号编码引入了比NRZ更高的误码率(BER)。这促使采用前向纠错(FEC)机制来减轻PAM4固有的较高错误率。PCIe 6.0采用了足够轻量级的FEC，对延迟的影响最小。
但是FEC需要固定大小的数据包，因此PCIe 6.0引入了FLIT模式，其中数据包在固定大小的流控制单元中组织，而不是在过去的PCIe代中可变大小。FLIT模式还简化了控制器级别的数据管理，从而实现更高的带宽效率、更低的延迟和更小的控制器占用空间。
当然，更高的速度意味着更高的功率，因此PCIe 6.0引入了一种新的低功耗运行状态，称为L0p模式。L0p使交通可以在较少的车道上运行，以节省电力。L0p始终保持至少一个活动车道，以确保不间断的交通流。该链路总是在最大可能的宽度上运行，并且可以根据交通需要向下调节(并再次向上调节)。
对于SoC设计人员来说，随着数据速率的提高，信号完整性和功率完整性(SI/PI)问题的数量也在增加。设计64 GT/s的操作是非常棘手的。Rambus在SI/PI领域拥有超过30年的领先地位，以及PAM4信令方面的经验，以支持下一代PCIe设计。
Rambus提供了一个完整的PCIe 6.0接口子系统，由PHY和控制器IP组成。该PCIe控制器具有一个完整性和数据加密(IDE)引擎，专门用于保护PCIe链路和通过它们传输的有价值的数据。在PHY端，完全支持最新版本的Compute Express Link (CXL)规范3.0版本，可以启用芯片级解决方案，用于数据中心中的缓存一致内存共享、扩展和池化。
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