从Cell-Aware Device-Aware测试开始了

使用device-aware测试替代记忆的早期结果显示扩展的测试覆盖率,但是这仅仅是开始。

一旦半导体行业意识到它正在遭受设备失败,即使测试程序故障覆盖率达到了100%,它对解决这个脱节的缺陷表现在设备和常用的故障模型。这就是cell-aware测试(CAT)是大约15年前,显著改善内部的缺陷覆盖率标准电池的逻辑设备。

近期进军device-aware测试(DAT)是下一代努力持续改进以减少测试逃。以类似的方式猫,DAT努力发现尽可能多的缺陷在晶体管和互联。然而,DAT不同,失败不一定是建模为电阻硬故障(停留在故障并打开),与大多数断层模型一样。“如果你看看现实的缺陷,那么肯定不是所有的缺陷都可以建模为电阻短裤或电阻打开,”Jan Marinissen埃里克说,科学主任imec。

图中显示的技术工艺参数和RRAM设备产生的电参数。

图1:Device-aware测试地图的变化过程工艺参数的影响及其产生的电参数(CF =导电长丝)。来源:荷兰代尔夫特科技

其他人坚持认为DAT技术并不是最新的,特别是从设计方面。“这是一个新单词,因为我们正在努力使新技术工作,特别是在内存方面。但在很长一段时间里,我们看了记忆不同,因为他们是密度和tool-dependent”说Yervant ZorianSynopsys对此。“和缺陷密度至少两倍的逻辑设备。我们现在看看晶体管行为不仅仅是电,但身体和环境,因为具体的细微差别。例如,在任何一个鳍three-fin晶体管、电阻可以有变化,但这不是发生在整个晶体管。鳍可以通过一定比例,身体坏了我们模型他们10%,20%小于名义看看细胞缺陷的表现,在不同的角落,温度,电压,等等。”

此类缺陷的影响开始也许在14 nm, Zorian说,但晶体管绝对变得更加容易受到微妙的翅片高度和宽度改变缺陷在每个节点(图2),在汽车和高可靠性的芯片制造商努力追求物质缺陷水平,与许多芯片包含成千上万的microbumps DAT预计将提供独特的功能接口验证。

图2:同样的错误行为不同于不同的节点上。来源:Synopsys对此

另一个关键领域device-aware测试可能特别有用在市场先进的包包含多个芯片,可能涉及不同的供应商。当前位置的策略会导致过度的测试。

“发生了什么,这一切都发生在我们从晶体管级到细胞水平,全面测试再生,这意味着我们之前我们所做的,但我们做到了更大。与多个设备集成在一起,我们很可能关于测试,因为我们没有,分而治之”的业务发展总监戴夫·阿姆斯特朗说美国效果显著。

这个挑战是加剧了交流和直流信号,以及大量的内部和之间的互联芯片。一旦启动芯片,也可以成为强大的热影响。

“每个设备是一个黑盒的边缘需要监控,”阿姆斯特朗说。“这是互操作性和可控制性的HBM之间的接口和ASIC,例如,“不碰的。“ACs, DCs、冗余修复、microbumps的越来越多,你不能指望每一个连接工作完美地在各个角落。你怎么做到的?我认为这就是device-aware测试需要进化。”

细胞意识激发装置意识
Cell-aware测试是由NXP半导体在2006年,后来被导师图形(现在西门子EDA)收购。今天,所有的顶级EDA供应商提供cell-aware建模和测试。

“传统上在测试中,标准的细胞被认为是黑盒。我们知道他们有”和“和”或“功能,但我们抽象和理论AND和OR。我们追求的故障建模为输入和输出标准电池,“imec的Marinissen解释道。“Cell-aware测试需要盒子的盖子和每个库库描述一次。你穷尽所有可能的输入组合,所以两个输入给你四个测试模式,但11输入给你2048测试模式。详细的模拟仿真然后确定cell-internal缺陷是由单元测试模式和cell-aware容易发现哪些单元模式可以扩展芯片级和最好的组合测试模式涵盖最缺陷。图书馆特征是非常耗时的,但这是一个一次性的努力,你可以重用的信息。”他指出,在cell-aware测试中,晶体管被视为黑盒。

device-aware测试的“设备”指的是晶体管或MTJ磁性随机存取存储器RAM或电阻设备。它是任何设备,要求改善故障建模和测试制造缺陷,当前逃脱测试程序。作为一个相对较新的术语,device-aware测试可以引入混淆,因为一般的演讲,“设备”可以是任何从电视遥控器手机或芯片系统。

尽管如此,有合理的原因的方法,一个全新的名字。扩展到10 nm节点,介绍了许多失败机制不被现有的故障模型。增加水平的变化过程,以及3 d finFETs性质和nanosheet晶体管意味着测试必须解决新的潜在故障之间的盖茨,来源和下水道。

电阻和磁存储器芯片的吸引力是他们固有的迟滞。极端的缺陷可以在预定义的电阻变化范围决定细胞的逻辑状态。例如,RRAMs间歇性地可以改变他们的交换机制从双极互补交换,导致所谓断断续续未定义的故障状态。[1]工程师发现了至少两个defect-related故障发生在操作和不被现有的模型、覆盖层掺杂缺陷和形成过程的缺陷。的缺陷和故障机制是由设备,操作流程和物理。

第一次成功
Hamdioui说,荷兰代尔夫特科技计算机工程实验室的主管,与imec device-aware测试进行了开创性研究,包括伪造RRAM和自旋转移力矩MRAM设备在标准CMOS的后端设备。[2]“这些设备有独特的缺陷机制本质上是非线性的。此外,使用线性电阻甚至误导,它可能导致不正确的故障模型,毫无共同之处与设备的实际过失行为导致测试逃脱和浪费测试的时间,”他说。换句话说,唯一重要的测试覆盖或断层模型与真实的缺陷。其中一个真正的缺陷与沉默数据错误(sd)——不精确的数学计算,元和Google的工程师确认操作数据中心。sd只出现在特定的使用条件。“DAT可以发挥重要作用,”Hamdioui说。

“Device-aware测试看着晶体管的物理性质。现在,如果你要做一个图书馆细胞,你可能已经有四个晶体管,但一些大图书馆细胞有1500个细胞,所以它变成了一个巨大的任务去寻找每一个库细胞在晶体管级,“Marinissen说。“这是不同的记忆,DRAM的地方有一个晶体管。你看看细胞和它的邻国,在子细胞都直接邻居包括用于测试。但在逻辑,有太多的库细胞和种类太多,所以这就是为什么我认为这个概念是比逻辑更适用于记忆。”

Zorian DAT兼容的内存设备的情况相符。“很长一段时间我们看了记忆不同,因为他们是密度和tool-dependent。现在发生的事情是冗余的数量越来越多,所以模拟包括多个行-列在mram的块级别,例如,有更多的粒度,因此仿真广泛得多。但不可能每一个短,所以我们做自动感应故障分析(AIFA)发现新的缺陷在每个节点测试,还有巨大的自动化和算法在识别关键缺陷。对于汽车,您可以去八个角落,和芯片测试在不同的温度和电压”。

在捏造STT mram Marinissen pinhole-type缺陷描述两个磁性层之间的阻挡层的存储设备(磁隧道结)。“针孔开始小但可以恶化随着时间的推移,”他说。“这缺陷表现为一个停留在零故障的缺陷是足够大的。所以在这种情况下,针孔缺陷分析并没有导致不同的测试,但它确实有助于更好地理解失败。”

DAT在实践中
Device-aware测试,根据Hamdioui,由三个步骤——缺陷建模、故障建模和测试开发。

身体缺陷建模。设备模型包含一个缺陷的方式影响工艺参数(如长度,宽度,密度),和之后的电气参数(例如,开关时间)的设备。[3]缺陷建模方法需要一个设备的电气模型和缺陷在调查中作为输入,并提供了一种优化(参数化)的模型有缺陷的设备作为输出。

可以“弱”或潜在缺陷,这意味着他们的表现与衰老或在一定的操作条件。DAT建模”需要一个深入了解的缺陷以及它们是如何体现在电子/功能级别不同的刺激,尤其是电压和温度。

工程师想保持专注于针对真正的错误,不是拒绝错误的错误。这需要详细的故障建模为特定设备类型和实际缺陷特征可以通过节点,不同设备类型和使用条件。

断层建模。这有效地分析设计的行为存在的缺陷。首先,工程团队识别断层空间描述所有可能的错误。“然后,系统故障分析的执行是基于香料模拟为了获得现实的——即断层空间。,实际故障敏化的存在缺陷,”Hamdioui解释道。

在实践中,大多数工程师故障模型的结合使用,layout-aware cell-aware,嵌入式multi-defect,等等,在静态和动态模式。

测试开发。这需要现实的本质的理解错误开发适当的测试。记忆,Hamdioui说这些可能是3月测试,DFT计划,特殊的应力组合,计划监控特定的参数,等等。

系统级测试
测试内容一直在早些时候在检测失败的努力逐步上游芯片制造,提供更多的即时反馈之前的流程。“功能测试内容是晶圆探针移动。所以一些结构性的内容。但是很多是移动功能测试。有两个晶圆排序,冷热,第二个是典型的热,因为大型高功率设备,有燃烧的危险。你只有在你真正关心的,”阿姆斯特朗说。

他补充说,令人怀疑的是,将会有额外的测试步骤与DAT相关联。更有可能的是,现有的测试插入DAT将有额外的测试模式。

在这个时候,还不清楚到什么程度DAT将帮助接口验证在多片包,例如。与此同时,行业整合更多的芯片在一起——不仅仅是hbm和处理器,但多个配置,尤其是消费设备。需要测试的接口和设备之间的相互作用是明确的。

“系统级测试是一个早期版本,”阿姆斯特朗说。“这是专门用这个细分和关注界面水平,确保设备正常工作之间的交互的热签名和工作在正确的频率的信号。使用新工具,我们就能取代部分SLT使它更简单。但是device-aware测试可能会更加包罗万象。我相信结构性测试已经运行和作出了巨大贡献。但是功能测试/新老冉冉升起的明星。在五年内,我的水晶球说我们会有不同的活动——一个筒仓结构测试,一个用于功能测试,一个用于device-aware测试或接口故障测试。他们可能有他们自己的标准和DFT方法,但我们必须把筒仓,避免在测试问题。”

有权衡考虑。“SLT的优点是设备激活模式更接近于实际的任务。缺点是不可用现实的覆盖率。”大卫。Appello说,产品工程主管,汽车数码产品在圣微电子。“在质量相关的细分市场目标逃脱defectivity水平是衡量在ppm或更低,估计只能通过统计发生。与此同时,我们还应考虑到(根据我的经验/意见)在大多数情况下,我们真的没有生理缺陷,和前面的肯定不是“硬实力”的缺陷。问题是往往依赖于变化的影响相结合,与实际性能定心的特定的设备和工作负载驱动软件处理器ICs。”

虽然DAT关注测试质量改进,一如既往,芯片制造商将不断努力减少测试时间和成本。“这里最大的影响从测试的角度可能是增加测试时间。起初,这可能与嵌入式设备RRAM或STT-MRAM记忆,”首席技术专家肯·尼尔说Teradyne。“如果这延伸到测试逻辑电路就会导致另一个家庭结构,将再次推动再测试时间和降低测试成本的需要通过提高网站计数在晶圆探针,包测试或系统级测试”。

现有的故障建模和测试程序可能会改变以适应水平的提高过程的可变性,尤其是在sub-10nm节点。“我们逐步观察差距增加断层活化的特点设计提供的测试(测试生成/ LBiST)相比,任务模式。这个证据导致一侧建议引入应用测试方法(例如,系统级测试)与此同时,沿着DFT路径,cell-aware和可能device-aware测试,”Appello说。

最后,设备制造商将生命周期监测纳入他们的设计,这将成为自主驾驶场景尤其重要。“衰老,我们看看NBTI和电迁移,”说Synopsys对此Zorian。“NBTI是大细胞和电迁移易感性是长字线。在记忆中有周期性的自我测试,您想执行每500毫秒,例如。“所以我们可以监视被测试和修理,我们甚至在纠错电路(ECC)。”

结论
即使进步device-aware RRAM测试,MRAM和一些结构化逻辑设备,还有严重的工作要做。“需要抽象模型,应该parametrizable,哪个最有可能符合断层诱导方法应用于电路,”圣微Appello说。同时,DAT可能允许更好地理解缺陷激活机制,这是设备特定的。”,或者在一个不同的视角,一个ATPG-equivalent算法能够针对给定电路故障列表。“直到工程团队开始做这样的分析复杂设备生产的HVM今天,目前尚不清楚如何,何时何地DAT将被应用。

内存设备、装配式MRAM和RRAM设备及其DAT优化表明,独特的缺陷可以被孤立和内置测试项目。整合的挑战越来越多的芯片或核心,连同所有的相关接口,意味着一个重要的需要一个方法来更好地描述和验证这些接口。

至少就目前而言,有很多未知数device-aware测试工作的设计,测试和芯片制造的社区。“实质上,关于DAT我可能问题多于答案,特别是如果我们扩展应用程序层从一般的结构化和非结构化逻辑SoC架构,“Appello说。

引用

1. m . Fieback出版社。“RRAMs间歇未定义的状态故障”,2021年IEEE欧洲测试研讨会(ETS), 1 - 6。
2. m . Fieback出版社。“Device-Aware测试:一个新的测试方法对DPPB水平”,2019年IEEE国际会议(ITC)测试,1 - 10。
3. p h . Hochschild,“核不计数”,Proc。18日研讨会上热门话题在操作系统(HotOS 2021)。