知识产权和权力

权力正迅速成为产品的主要区别，无论它们是连接到墙上的插座还是依赖于电池。与此同时，越来越多的芯片内容来自第三方知识产权．那么，系统设计人员如何确保整个系统具有最优的功率配置，他们可以做些什么来调整每个IP块以确保整体功率最小化?

答案和设备本身一样复杂。IP产业所能提供的和系统设计者的需求之间有一个微妙的平衡。但是几乎有一个普遍的共识，即功率优化需要贯穿整个开发流程。

“如果你不在每一个阶段都考虑到力量，从白纸到完成的布局，你将会失败，”David Harold断言，通信副总裁想象力的技术．“权力是根本。”

其他人也同意。的首席执行官补充道:“知识产权供应商听取客户的意见，并对他们的需求做出回应Flex Logix．“客户有整个芯片的视角，知识产权供应商必须接受他们的指导，做出正确的权衡。客户了解系统的总体功率、系统运行温度分布和其他属性。IP块是黑盒，客户不太可能在IP块内进行任何安全更改。IP块的设计必须为客户提供多种选择，例如Vt掩码的多种变化或客户可以选择的各种操作模式。”

可以通过几种方式优化功率。“功率优化技术分为三类，”该公司功能安全和企业应用经理Alexis Boutillier说ArterisIP．的实际应用程序链接到SoC级别，这节省了最大的功耗，但需要额外的逻辑和接口来进入和离开电源状态．然后我们有一个中间层次，通过正确地构建你的设计，你可以自动停止时钟查阅该知识产权的完整元素。最后，我们有一个底层的优化，由合成这依赖于优秀的IP元素设计。”

认为大
功耗优化产品的设计必须从头开始。Babblabs的首席执行官说:“对电力最大的杠杆点可能是算法和架构，而不是实现和流程技术。”“正确的算法，或者更好的并行架构，可以将能量降低10倍或更多，而电路和晶圆制造工艺通常只会降低百分之几十。”

图1所示。SoC消费者便携式电源消费趋势。来源:也是

有许多问题，一个系统设计师需要问，Tom Wong，在IP集团的业务发展主管节奏．“SoC中每个子系统的功率预算是多少?我是否必须为每个晶片维持一个不同的Vdd (电压的岛屿）？我的电源管理方案是什么?我需要使用电源门控吗?我是否应该考虑DVFS (动态电压和频率缩放）？在多核环境下，我使用了一个大的。小approach, or should I use an octo-core architecture where only some of the cores are activated at any given moment? How do I make tradeoffs using hardware acceleration to manage power optimization – namely, use of DSP cores, graphics cores, audio cores, communications DSPs?”

改进的体系结构和算法可以对电力产生级联效益。“改进可以减少执行每个任务所需的周期数，从而减少必要的时钟频率，从而通常会降低电压，”Rowen说。“由于CMOS功率通常由有源项P = CV²f主导，电压和频率的同时改善具有三重好处。”

在某些情况下，不能认为每个IP块是独立的。“系统级和芯片级的功耗优化在一定程度上受到限制模拟Movellus总裁兼首席执行官穆罕默德·费萨尔(Muhammad Faisal)说。“作为一个例子，实现一个SoC与GPU，内存和手臂设计人员通常必须采用主锁相环，并将其频率划分为不同ip的不同频率。这就留下了大量的功率优化。”

费萨尔提出了一个更好的办法。“将以前的模拟锁相环自动生成为数字锁相环，不会破坏芯片级集成和定时流，从而极大地增加了可用频率的数量，使每个子系统在其自己的单独优化频率上运行。这为SoC设计人员提供了架构自由，他们可以将芯片级功耗降低10%。”

了解完整的上下文还可以打开其他可能性。“处理asic性能优化的一种方法是使用精确的PVT监控子系统，”Ramsay Allen补充道Moortec．“这种芯片内传感解决方案支持半导体设计界对提高器件可靠性和增强性能优化的需求，实现了DVFS、AVS和电源管理控制系统等方案。”

但所有这些都需要放在背景中考虑。只看功率而不考虑热量会导致问题。“选择功率最小的IP对热管理有很大影响，”该公司IP董事总经理法尔扎德·扎里法尔(Farzad Zarrifar)说Mentor是西门子旗下的企业．“超过热限制会对成本产生不利影响包装和冷却。在某些情况下，过多的功耗会阻碍设计的产品化。最小功耗将带来关键的系统好处，例如便携式应用程序的电池寿命更长，包装成本更低，这在大容量应用程序中至关重要物联网以及便携式VR。”

自顶向下的过程和IP选择
IP供应商和IP用户之间存在着一个尴尬的鸿沟。“对于大多数数字IP, IP块开发人员所拥有的关于IP块中节省功耗的明智方法的知识很难转化为芯片集成商的指导，”公司CTO Drew Wingard观察到超音速．“结果是，集成商觉得他们没有足够的信息来积极地使用大多数数字IP的电源控制。他们倾向于浪费电力，或者他们使用非常粗糙的电力控制策略，他们只在知道区块完全未使用时才控制电力。这为节省大量电力提供了机会。”

每个IP块必须缝合到SoC中。ArterisIP的Boutillier说:“互连IP必须能够集成并正确响应SoC电源管理请求。“IP的每个部分都与soc控制的功率域相关联。当从SoC电源管理发出请求时，IP的完整下电或上电顺序是必要的，以安全地实现SoC电源管理请求。”

在一个区块完成一些有用的工作后立即关闭它似乎是明智的。温加德补充道:“在没有系统和热环境的情况下，你不知道的是，当关闭时，你应该进入多深的功率状态。”“如果你不知道你是否会被要求立即做其他事情，那么你就不知道一直到电力门控状态是否安全，在那里可能需要一段时间才能恢复供电。系统上下文需要在功率门控和更快的东西之间做出选择，比如做粗粒度时钟门控，节省更少的功率，但有更快的响应时间。”

当涉及到标准时
在选择执行标准功能的IP时，许多选择都受到了限制。Cadence的Wong说:“最常见的半导体IP核是DDR/LPDDR PHYs、USB PHYs、PCIe PHYs和以太网PHYs。这些都符合标准的行业协议和接口规范，例如用于内存接口的DFI，用于PCI接口的PIPE等。这些IP子系统是完全独立的。在现代soc中，通常有一个定义良好的芯片架构和NoC/结构，因此将剩余的IP块和其他芯片功能集成到NoC是定义良好的。这就是为什么使用第三方IP现在是在高级工艺节点上设计复杂soc的首选方法。”

当涉及到标准时，改变算法和架构的机会也会减少。“时钟速率可能很大程度上取决于接口标准，”罗文说。“在这种情况下，电路和低层架构决策可能占主导地位。例如，清楚地识别IP块的哪些子集可以安全关闭，或以较低的速率运行，可以显著减少整体切换活动。在所有条件相同的情况下，较小的设计通常是低功耗的设计，因为功率通常与电容成正比。在给定的过程节点中，每个区域的电容通常是相当一致的，所以KISS原则(Keep It Simple, Stupid)是一个不错的指南。”

找到平衡
系统和知识产权是一种平衡行为。Flex Logix的Tate说:“eFPGA可以以功率优先或性能优先进行优化，这取决于客户对给定节点的需求。”“一般来说，在更高级的节点上，大多数客户想要的是速度、速度、速度。在40nm这样的节点上，客户更注重功耗，并选择功率门控、后车身偏置和低压状态保持等功能，而不是原始性能。但即使是这些客户也希望在电力限制的情况下获得最好的性能。”

想象力的哈罗德赞同这种观点。“我们必须取得平衡。我们是卖IP的，所以不可能完全了解每个终端系统。但我们与授权方、代工厂和工具合作伙伴密切合作，因此在设计时，我们会尽量考虑各种可能的环境。鉴于更先进节点的热特性以及我们帮助客户快速成功地进入市场的承诺，我们与工具和铸造合作伙伴的合作尤为重要。在当今的SoC设计中，复杂性和频率稳步增加，而功率预算保持不变。我们的客户需要经过验证的解决方案，能够灵活地优化功率、性能或面积(PPA)的处理器实现。”

总有“改进”IP块的诱惑。“这很简单，”王说。“请不要触摸IP内的任何东西。当IP提供商将IP核交付给终端客户时，该IP已经经过了严格的测试、QA和硅验证，在某些情况下，还经过了控制器和PHY之间的互操作性测试。这是确保‘施工正确’的一种方式，也是保证知识产权质量和性能以及符合标准协议的一种手段。”

其他IP供应商也提供了类似的建议。“在IP块内部做任何改变都不是一个好的做法，”扎里法尔说。“在大多数情况下，IP用户将失去他们的IP保修，并可能导致意想不到的问题。最好的选择是要求IP设计师提供选定的更改。”

IP提供商必须在这方面保持警惕。Rowen承认:“知识产权提供商面临着相反的压力。“一方面，为了保持价格合理，知识产权提供商希望有一个有限范围的标准产品，可以现货供应。这可能不会导致“一刀切”，但它确实鼓励了“少尺寸适合多尺寸”，这样所有昂贵的设计、验证、文档和支持投资都可以集中在为最大数量的设计制作最高质量的设计上。另一方面，IP团队正在与内部团队进行有效的竞争，而内部团队可能乐于构建符合确切需求的区块。原则上，只关注所需的功能，并对其进行优化，可以得到更小、更快、更低功耗的设计。但所有的定制都可能是昂贵的，而且设计可能是脆弱的，因为即使是需求上的微小变化也会让内部团队回到流程的起点。”

然而，在所有节能技术中都有开销。温嘉德补充道:“此外，你采用的技术越多，你需要设计和验证的就越多。”“如果设计对你来说是透明的，那就相对容易些。如果设计是一个黑箱，那么它就非常困难，你的选择是粗糙的选择，比如保持电压。一个类似的问题是试图确定A何时是空闲块。如果IP块不能提供这种状态信息，那么设计师就必须依赖基于启发式的方法。”

Boutillier补充道:“你还可以使用全局时钟门控以更低的粒度控制功耗。”“在这个层面上，你不知道应用程序在做什么，但你知道IP设计的哪些元素被有效利用，哪些未被使用。有了这些知识，一旦某个块没有使用，即使是几个周期，您也可以自动停止整个块的时钟。这种技术将大大降低IP内整个元素时钟树的功耗，并且对客户是透明的。如果客户使用的是ARM的Q和P通道等标准组件，那么这种技术也可以暴露给客户。”

改进流程
IP的可配置性是解决重用与完美契合之间矛盾的重要途径。Rowen解释道:“在许多情况下，IP的设计可以在最初的创作中预测使用变化的主要维度。IP创建规划了功能范围、执行单元数量、数据路径宽度、目标处理技术以及高速与低功耗逻辑和电路选项，并系统地测试和打包整个元IP。它需要提前做更多的工作，但它可以提供两全其美的服务。可配置空间可能不能100%覆盖系统团队的理想解决方案，但它可以接近。可配置的速度使我们有更多的时间在算法和架构层面进行更高层次的优化，并在后端进一步保证最终的设计质量。”

这一切都归结于通信，无论是在文档方面还是在IP和系统之间传递的信息方面。Boutillier说:“当使用合成时，只要你在IP设计中实例化一组触发器，只要你确保有信息定义触发器何时被有效使用，优化就可能实现。”“合成工具然后尝试结合这些限定词信号来组装flops块。使用高级描述语言，而不是直接编写Verilog确保你的设计人员在IP中实例化触发器时总是需要提供这个启用信息。”

IP供应商可以通过多种方式提供帮助。Moortec的Allen表示:“IP供应商可以通过提供宏观布局和生产结果方面的专业知识，以及如何实施此类优化和可靠性方案的支持和指导，来协助ASIC设计师。”“这有助于设计师更好地理解架构和实现这样的方案。倾听客户的需求是至关重要的，不仅要不断改进我们的IP，还要为实施提供支持，并在设计中放置PVT监视器。”

标准也会有所帮助。温加德说:“我们面临的挑战是缺乏公认的行业标准来提供指导。”“理想情况下，IP提供商只需提供约束统一电源格式块的视图，它描述了划分设计的逻辑位置，以及在该分区中有意义的节能状态。提供一个活动模型是很好的，这样集成商就可以计算出可以节省多少电力。”

该如何改进这个系统?Imagination的Harold总结道:“每个项目都以这个问题结束。“它需要不断迭代和改进。这个过程必须是整个体系的核心。”

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