超高品质半导体制造

蔡本、凯西·佩里·沙利文著

在所有半导体器件类型和设计节点中，都有一种生产高质量芯片的动力。汽车、物联网和其他工业应用要求芯片在长时间内实现非常高的可靠性，其中一些芯片在温度和湿度波动、振动或其他恶劣条件下运行时必须保持可靠的性能。具有≤5nm设计节点、全栅极(GAA)或其他3D架构的领先半导体ic，以及1000多个工艺步骤，需要仔细控制变性，以实现功率和性能目标。高质量的半导体制造创新对于实现可变性和缺陷控制至关重要，这样晶圆厂才能生产出满足严格可靠性和性能标准的芯片。

本文将重点介绍需要更严格质量控制的下一代集成电路的扩展、架构和处理技术。的前一篇文章本系列提供了汽车行业的概述，以及生产满足汽车可靠性标准的集成电路的驱动。

未来节点半导体
为了支持5G、AI、数据中心、边缘计算等行业，半导体制造商不断开发架构越来越复杂、特征尺寸越来越小的ic。在5nm/3nm设计节点上，领先的逻辑芯片可以利用先进的finFET或GAA架构(纳米片或纳米线)并利用EUV光刻(EUVL)。根据设计复杂性的不同，设计5nm器件的成本在2.1亿美元至6.8亿美元之间，而在3nm节点，器件的设计成本在5亿美元至15亿美元之间。²此外，生产一个新的高级节点芯片需要1000多个工艺步骤。每个步骤都涉及工艺工具和材料，必须符合严格的质量标准，以确保在所有这些工艺步骤之后，所得到的芯片是功能性的，并满足电源和性能规范。如果在单个工艺步骤中出现问题，就会导致芯片性能下降、功能不一致或完全故障，从而给晶圆厂带来巨大的经济损失。

为了确保所有工艺步骤都符合严格的质量标准，晶圆厂传统上实施了缺陷和工艺变化减少和控制策略。通过控制工艺变化和缺陷，半导体晶圆厂可以获得稳定的生产，并在所需的功率和性能目标下生产有利可图的器件。然而，为了支持当今前沿器件中的架构复杂性、特征缩放、新工艺和新材料，有必要对所有类型的变化实现非常严格的容差，并消除越来越小的缺陷尺寸。这推动了对地下特征、材料、工艺设备、EUVL和其他领域极端质量控制的创新需求。

埋的特性。3D架构在高级节点逻辑和存储设备类型中普遍存在。在逻辑方面，3D晶体管结构始于finfet，一直延续到GAA纳米线或纳米片fet的早期版本，³并将继续使用未来的逻辑器件架构，如cfet(互补fet)和全3D逻辑。对于3D NAND存储设备，比特密度随着垂直堆栈数量的增加而增加。堆叠的数量已经超过100个，许多制造商正在使用双层结构。生产这些存储设备涉及多层沉积和高纵横比蚀刻。

对于逻辑和内存3D架构，每个生产步骤中使用的工艺工具、晶圆和材料必须符合严格的质量标准。在既定规格之外运行的工艺步骤可能导致器件参数的变化或异常——例如，3D NAND高纵横比接触孔形状或逻辑翅片侧壁角度——这可能导致器件性能较差或故障。监测用于生产这些3D设备结构的过程是至关重要的，需要测量埋藏的特征。检测和计量技术的创新需要从这些隐藏的特征中提取信号。例如，新的照明源可以从高纵横比结构的缺陷或变化中产生信号，而深度学习算法可以抑制测量噪声或从检查或计量结果中过滤有害事件。通过为埋地特征开发有效的工艺控制方法，半导体制造商可以识别、监控和控制与这些复杂的3D架构相关的工艺问题。

3D NAND存储器和3nm纳米线晶体管架构为测量和控制埋地特征带来了挑战。(图片来源:KLA Corporation)

材料供应商。来料(抗蚀剂和其他化学品、晶圆等)质量的缺乏会导致重大的工艺问题和财务损失，一家大型半导体制造商由于光刻胶质量问题损失了超过5亿美元的收入就是明证在高级设计节点中，材料质量控制是管理良率和可靠性的关键。⁴

供应给晶圆厂的最基本的材料是晶圆。目前，基板制造商在晶圆被运送到晶圆厂之前，会进行出厂质量控制检查，检查缺陷、表面粗糙度、平整度等。晶圆厂在进入工艺流程之前对晶圆进行入厂质量控制检查。这种认证策略确保了启动基板没有缺陷和表面质量问题，这些问题会影响在其上构建的半导体器件的性能和可靠性。然而，更高的3D NAND堆栈和先进的逻辑架构要求启动基板满足更严格的缺陷、表面粗糙度和平整度规格。这些规范推动了对检测和测量系统的需求，这些系统可以检测出越来越小的缺陷，并准确测量晶圆平整度和纳米形貌。

除晶圆以外的材料(如电阻)也受到半导体制造商越来越多的质量审查。随着设计节点越来越小，可能导致器件成品率或可靠性问题的颗粒尺寸也在缩小，这意味着用于生产集成电路的材料需要摆脱更小的颗粒。材料供应商需要确保每批材料在运输后和经过材料交付系统后都符合严格的质量要求。在晶圆厂内，通过将内联缺陷数据与不同批次的材料相关联，或通过帮助确定材料相关缺陷漂移的根本原因，高灵敏度无图案化晶圆缺陷检测系统可用于来料验证。然而，半导体制造商正越来越多地将材料认证推向材料供应商，在材料成为晶圆厂流程的一部分之前，需要进行严格的质量检查。获得资格证明有几种途径。供应商可能需要投资洁净室和检验设备，以使其材料合格。这可能会使小型材料公司难以生存，因此利用独立的认证服务可能更具经济意义。或者，可能有必要探索开发一种不需要大量基础设施(洁净室等)，但模拟晶圆厂环境的适当鉴定技术的可能性。

使用无图晶圆检查的材料鉴定可以帮助晶圆厂确定缺陷漂移的根本原因。(图片来源:KLA Corporation)

工艺设备制造商。向更小的设计节点和复杂的3D设备架构的转变也影响了工艺设备。薄膜沉积工具、蚀刻机、清洁设备、扫描仪等都需要满足严格的清洁度要求——构建工艺工具并在发货前将其擦拭干净的日子已经一去不复返了。如今，工艺工具在从制造商发货前必须经过合格认证，利用高灵敏度的检测和计量系统来证明它们符合严格的工艺均匀性标准，以及每道晶圆(PWP)添加颗粒的大小和数量。为了满足这些苛刻的标准，设备制造商需要在研发过程中解决加工工具的清洁度问题，因为工具设计可以进行调整。一旦安装到半导体晶圆厂，就需要实施工艺工具监控策略，以便工程师能够及时隔离和解决工艺工具问题，从而保持生产先进集成电路所需的高工艺质量。

EUV光刻。将EUV光刻技术和相关的较小设计节点集成到集成电路生产中需要对新扫描仪、新网格、新电阻和其他消耗品进行细致的协调和控制。使用EUVL成功生产需要在半导体制造的所有领域进行严格的质量控制，从划线坯料和划线图案开始。EUVL的高分辨率意味着十字线坯料和图案需要没有较小的缺陷，并且十字线图案需要精确到较小的设计规格。为了支持EUVL产生的更小的设计节点，晶圆需要没有更小的缺陷，需要具有更小的表面粗糙度，并且必须满足更严格的晶圆平整度和应力规范。

在EUV扫描仪中，质量控制的挑战来自于这样一个事实，即在大批量制造过程中，许多层将暴露在没有薄膜保护的情况下。目前，由于各种各样的挑战，EUV薄膜没有被使用，包括薄膜传输不够高，会导致非常昂贵的EUV扫描仪的吞吐量降低。这是近30年来首次在生产过程中“裸露”，增加了颗粒和污染物落在EUV网线表面的风险，导致晶圆的每个模具上都有打印缺陷。这意味着IC晶圆厂必须采取更彻底的方法来重新鉴定十字线-例如，通过将直接十字线检查与晶圆打印检查结合起来，以确保识别出所有产率关键的掩膜缺陷。与使用193i扫描仪的生产相比，这种网线质量控制策略，以及所需的任何额外创新技术，将需要新的fab工艺和工艺控制流程。

晶圆打印检查方法与标准网线检查一起用于半导体晶圆厂的EUV网线鉴定。(图片来源:KLA Corporation)

此外，EUV光刻的随机性质与极端质量半导体制造的要求不一致，后者通常要求更少的随机变化。随机效应为EUVL工艺认证所需的检验和计量步骤带来了额外的挑战。例如，软中继器缺陷在某些曝光中打印，而在其他曝光中不打印。在晶圆层面上发现这些缺陷需要具有高灵敏度的检查人员，对晶圆的检查覆盖范围非常高，并且智能地确定哪些检测到的缺陷是与十字线问题相关的“重复器”。此外，为了增强随机缺陷的检测，检验人员可以利用具有随机模拟能力的计算图形软件提供的信息，有效地表征易受图形失效影响的模具区域。作为第二个例子，由于随机因素，线边缘粗糙度(LER)会影响计量测量的精度，包括CD均匀性和叠加误差。需要创新技术或新的计量和数据分析策略来帮助IC制造商有效地表征、监测和控制LER和其他随机效应。

EUVL仍处于大规模生产的早期阶段。随着发展，该行业将继续制定新的战略，帮助晶圆厂达到EUVL所需的质量标准。事实上，一些领先的半导体制造商可能会开发自己的euv相关制造工艺流程，从而导致质量控制的专有方法。
超高质量的半导体制造在帮助半导体制造商生产下一代半导体器件方面发挥着关键作用。专注于整个供应链严格质量要求的制造技术创新，对于晶圆厂在越来越小的设计节点设备和越来越复杂的架构上取得成功至关重要。

参考文献
1.Gartner;LaPedus。”5nm Vs. 3nm《半导体工程》，2019年6月。
2.肠易激综合症;LaPedus。”5nm Vs. 3nm《半导体工程》，2019年6月。
3.https://news.samsung.com/global/infographic-reduced-size-increased-performance-samsungs-gaa-transistor-mbcfettm
4.https://www.tsmc.com/tsmcdotcom/PRListingNewsAction.do?action=detail&language=E&newsid=PGWQISTHTH

凯西·佩里·沙利文博士是KLA的技术营销经理。