跨越鸿沟:团结SoC和包验证

Wafer-level包装使更高的形式因素和改进的性能比传统的SoC设计。然而,以确保可接受的产量和性能,EDA公司OSAT公司,和铸造厂必须巨头合作建立一致和统一的自动化设计和物理验证流,同时引入最小中断已经包装设计流程。

Wafer-level包装
Wafer-level包装巨头()是一个有前途的“摩尔多”技术,使更高的形式因素和改进的性能比传统的SoC (SoC)的设计。与2.5 d和3 d集成电路(IC)设计,巨头不需要通过——硅通过(tsv),这是昂贵的,可能会导致机械和热可靠性的问题。巨头有两种主要风格在使用:

• Fan-in-A独特“die-sized”包中,而不是“芯片规模。”
• Fan-out-Provides增加输入/输出(I / O)计数功能。

两种风格使单模拉和multi-die集成。然而,multi-die扇入过程,多个模具通常来自同一硅片(同质集成)。在扇出wafer-level包装(FOWLP),模具可以同构或异构集成。FOWLP设计如图1所示的例子利用包级别分配层(rdl)从模具连接到外部球栅阵列(小袋),和死于multi-die之间配置。

图1:扇出wafer-level包装

目前,主要外包组装和测试(OSAT)公司和铸造厂提供不同口味的FOWLP技术。新科金朋的嵌入式wafer-level球阵列(eWLB)技术是节省空间的包装设计使一个更小的足迹;更高密度的I / O,和较低的包配置文件比是可能的层压板或倒装芯片半导体包。公司的硅片扇出集成技术(斯威夫特)包含一些独特的特性与传统的集成电路包,如包含聚合物电介质,multi-die和大型模具能力,互连密度降到2μm线/空间(SoC分区的关键应用程序),铜柱模互连到30μm音高和使用through-mold通过(tmv)或高铜柱。台积电的综合扇出(信息)wafer-level包装silicon-validated技术有不同的包装尺寸:8 x8mm2(它允许mono-die或multi-die,支持多达600个I / O数),15 x15mm2(允许多达2000 I / O数),和25 x25mm2(允许多达3600 I / O数)。

FOWLP设计和验证
设计和验证流soc是行之有效的,现在已经被设计师使用了几十年。某些流程节点,铸造通常提供了一组设计规则,SoC设计人员必须严格遵循,以确保正确的制造SoC的铸造。电子设计自动化(EDA)公司开发一个自动物理验证流帮助设计师分析一个SoC设计铸造使用美联储的软件工具的规则在一个特定的格式。这些工具显示发现的任何违反设计规则,甚至可以自动纠正许多错误。相同的自动化验证流开发连接检查,寄生提取、布线后的后仿真,等。随着节点的成熟,铸造最终向设计师提供一个充分发展SoC流程设计工具(此后)设计师使用流程节点,结合一系列的EDA工具和流程(参考流)由EDA供应商提供,提供符合铸造设计要求的设计和制造过程。

从集成电路包装的角度来看,包装设计和验证流比用于soc简单得多。事实上,许多包装设计手动组装。他们通常很少正式签字的形式需求的包装设计,除了文本文档描述预期的设计规则。因此,包装设计的EDA工具的功能和验证历来是简单得多。

然而,FOWLP等包装技术、包装设计和验证过程突然变得更加复杂。因为FOWLP制造业发生在“晶圆级”,它把面具一代,类似于SoC制造流程。这意味着固体包装设计和验证流必须到位的设计可以确保可制造性FOWLP由铸造或OSAT公司。类似于此后用于SoC,铸造或OSAT现在必须提供某种形式的包装设计师一个装配设计工具包(理应),如图2所示。

图2:包装组装设计工具组件

FOWLP包装设计环境中的挑战
FOWLP,当建立一个设计和验证流的一个主要挑战是结合芯片和包装设计的环境。验证的可制造性FOWLP面具,包装设计必须通常出口到GDSII格式从本机设计环境。然而,包装设计工具通常只出口到其他董事会层面的格式,比如嘉宝。最近才被添加GDSII出口能力。频繁出现的一个问题是当GDSII文件代表了包装设计包括一些“非法”形状,不能被正确的物理验证工具,因为这些形状不符合典型GDSII格式。这种形状的一个例子是如图3所示。这的不可定向的形状(即外部和内部的形状一定的边缘模糊)无法正确解释GDSII标准。

图3:在GDSII的不可定向的形状

在这种情况下,设计师有两种选择:编辑形状符合GDSII需求和重复GDSII出口过程从设计环境,或保持的不可定向的形状是和忽视他们在输入物理验证工具。第一个选项增加了时间安排,而第二个选项可能导致错过了真正的侵犯,从而导致生产后产生问题。最终,为了更好的支持FOWLP设计和验证流程,包装设计环境需要增强允许适当的出口mask-level GDSII等格式。

使用SoC FOWLP物理验证
一旦适当的GDSII文件代表包装设计是可用的,成熟的,IC-driven验证工具可以用来执行所需的检查FOWLP设计。这些工具使自动验证流类似于SoC验证。使用GDSII-based FOWLP物理验证工具的设计有许多优点:

• 制造检查:这些检查类似于在SoC设计规则检查(DRC)的世界。检查如最小间距和最小宽度可以应用RDL的痕迹。包之间的比例大小和封闭模尺寸可以检查。铸造或OSAT提供了一个“签字”规则文件,确保适当的面具代包GDSII的铸造。
• 连通性检查:IC-driven验证工具在package-driven工具的一个优势是能够执行连接检查RDL层的包。

也就是说,使用GDSII-based物理验证工具FOWLP提出了一些挑战。从规则检查的角度来看,编码制造规则必须避免强调仔细进行错误检查违反规则。例如non-Manhattan形状的存在在FOWLP设计可以产生错误的错误。从连通性检查的角度来看,大多数IC-driven连接验证工具依赖于识别晶体管形状的布局,这样他们就可以将源网表的布局网表连接检查。当这个检查是世界映射到包装,FOWLP设计不包含任何晶体管或活跃的设备。增加了挑战是网表的格式,通常香料或Verilog IC-driven设计,但通常一个电子表格或如果格式的package-driven设计。从可用性的角度来看,大多数SoC验证工具在LINUX操作系统,而包装设计的环境通常运行在微软视窗系统。

团结ICs和包
为了克服这些挑战,EDA厂商已经开发出一些新EDA功能桥之间的差距IC世界和包装,同时引入最小中断已经包装设计流程。例如,口径平台从导师图形包含许多验证工具,可以用来验证FOWLP设计:

• 刚果民主共和国口径和口径lv工具验证每个模具本身的物理实现
• 刚果民主共和国Calibre工具也验证包路由刚果民主共和国,
• 口径3 dstack功能验证接口,以及包连接和整个系统连接。

口径3 dstack功能扩展了文明程度的结果验证使设计师能够执行完整的刚果民主共和国和lv检查签收multi-die系统在任何流程节点不打破当前工具流或需要新的数据格式几何图形(图4),它唯一地标识每层放置在组装死去,允许准确检查之间的死亡。能够区分感兴趣的层每个模位置,口径3 dstack工具允许设计师来验证物理属性(抵消、缩放、旋转等)的死亡,同时跟踪插入器的连接或die-to-die接口。

图4:口径3 dstack功能

这种集成电路之间的连接和一个包,包设计师可以使用包源网表从包装设计环境导出电子表格或如果格式检查所有死在FOWLP连接正确的RDL层包,和检查每一个死去的连接到外部I / O(通常BGA)。大多数包装设计环境中可以导出一个AIF网表——multi-chip模块包含位置信息(MCM)文件包的碰撞和小袋的x, y坐标形式。导出电子表格(有时包装设计环境。csv文件)而不是MCM AIF的文件。然而,如果文件是有利的,其格式允许凹凸/ BGA形状的描述(广场、八角、圆等),而电子表格只包括中心点(x, y)位置的形状)。铸造或OSAT提供了一个连接的FOWLP RDL层的堆栈可以被认为是“黄金”的包装设计师。这种检查类似于布局与示意图(lv)检查在SoC验证流程。

总结
很多优势地位FOWLP设计作为一个关键的未来”摩尔比。“然而,FOWLP设计师,以确保可接受的产量和性能,EDA公司OSATs,和铸造厂必须合作建立一致的,统一的,自动化设计和物理验证流。因为FOWLP制造业需要面具一代,SoC物理验证工具是最好的逻辑。统一包装设计环境与SoC物理验证工具确保必要的合作设计和验证平台。