时间重新审视2.5 d和3 d

芯片制造商达到不同的和具有挑战性的拐点。在逻辑,许多IC制造商面临着艰巨的转型从平面晶体管在20 nm finFETs 14 nm。在另一个方面,行业即将内存带宽。

也许是时候寻找新的替代方案。事实上,芯片制造商正在努力看,或重新审视一alternative-stacked 2.5 d / 3 d芯片。多年来,行业一直谈论2.5 d和3 d芯片的开发利用在矽通过(tsv),这些tsv是否通过死亡或运行一个单独的插入器死在2.5 d设计。

虽然到目前为止,2.5 d / 3 d技术正在开发时间超过预期,只有少数的芯片制造商运送产品的市场。和之前一样,有几个挑战与技术,如设计复杂性、物流、热及其他问题。“需要为2.5 d / 3 d仍然存在并没有改变,”Jan Vardaman表示TechSearch国际市场研究公司。在3 d ICs“有进步,但仍存在产量和成本的问题。”

成本,认为是最大的挑战,有各种形式。的高成本2.5 d / 3 d芯片本身已经被堆死高端,利基应用程序。一般来说,2.5 d / 3 d芯片为大容量太贵了,对价格敏感的移动市场,至少现在是这样。

高成本的另一个原因是相当apparent-manufacturing问题。事实上,3 d TSV技术增加了15%或更多的晶圆加工总成本,相比传统的平面流动,根据北卡州立大学的一项研究。和插入器添加硅25%或更多的成本在包装之前,根据这项研究。

作为回应,该行业正在采取措施来解决生产难题的一些片段。很快,市场将会有新的插入器供应商,这可能会降低这些昂贵的组件的成本。此外,该行业正在寻找降低成本的方法在3 d TSV生产流程。

作为制造业的一部分方程,芯片制造商有很多铸造/ OSAT供应商可供选择的2.5 d / 3 d领域。诀窍是找到合适的合作伙伴。每个公司提供不同的商业模式。和每个模型都有其优点和缺点。

2.5 d / 3 d的司机
今天,3 d技术是热的。3 d NAND闪存市场升温,微米,三星和SK海力士正在从平面过渡到3 d设备。

堆叠2.5 d / 3 d市场也扎根。2.5 d / 3 d芯片的第一波冲击市场几年前,当东芝和他人运送TSV-based CMOS图像传感器。在同一波,Xilinx运送2.5 d - base fpga。

“你很快就会开始看到产品的下一波,”说丰富的水稻,业务发展高级副总裁先进半导体工程(ASE)。“我们谈论的是2.5 d在2014年和2015年3 d。但即使是现在,我们开始看到越来越多的3 d内存堆栈的市场。”

例如,微米抽样其混合内存多维数据集(HMC)。Tezzaron也是航运3 d后发展出。很快,海力士希望船自己版本的3 d DRAM技术,被称为高带宽内存(HBM)。和在某些情况下,供应商将船Wide-IO 2技术。

理由3 d DRAMs是至关重要的。很明显,越来越多的内存带宽和系统整体需求之间的差距,创造一个不受欢迎的I / O瓶颈。“我们谈论的是内存墙,”塞希Ramaswami称,TSV董事总经理和高级包装产品开发应用材料。“这就是问题所在。”

体积增加对3 d达利克预计2015年,Ramaswami说。“一旦发生这种情况,这需要TSV到下一个水平,”他说。“不是所有后发tsv。可能有一小部分(市场)的3 d达利克,它带来的价值。”

或许下一批2.5 d / 3 d芯片将在2015年或2016年。包括从amd芯片,Nvidia和其他人。还有些人则认为下一组芯片不一定来自业内知名人士。“我们看到的是一个巨大的拉客户在军事航空航天、医疗和测试设备,”罗伯特·帕蒂说,首席技术官和副总统的设计工程3 d Tezzaron内存供应商。“我把这些家伙早期采用者。这些芯片是高成本项目,低产量和更专业”。

除了内存墙,帕蒂说还有另一个司机为2.5 d / 3 d技术。“有一个令人信服的理由为什么一些芯片制造商将需要搬到高级节点,”帕蒂说。“但不是很多芯片制造商正在迅速20 nm或14 nm因为成本的双重模式的影响。如果你看看28 nm制程的成本竞争能力与20 nm和14 nm, 28 nm将是最有成本竞争力的过程至少未来三年。坦率地说,除非EUV出现在不久的将来,28 nm将一个更长期的成本效益的过程。所以,如果你想看看我能做什么在未来两年内,可以降低我的成本,等待是唯一的技术真的2.5 d / 3 d技术。”

找到合适的合作伙伴
芯片制造商希望开发2.5 d / 3 d技术面临着一些障碍。设计一个产品的市场是一个挑战。IC制造商也必须寻找一个合适的制造伙伴,或合作伙伴,声音流。“是否堆放DRAM或插入器,它将下来,谁能处理装配过程,这样你有高收益,”应用的Ramaswami说。

今天,有两个思想流派在2.5 d / 3 d manufacturing-turnkey和混合方法。台积电和三星提供交钥匙解决方案,公司提供的前置和后端工作在同一屋檐下。相比之下,GlobalFoundries, Novati和联华电子提供一个混合方法。在这种模式中,铸造厂处理前端的步骤,但通过后端工作IC封装的房子。铸造启动Novati Tezzaron的子公司。

现在,有足够的空间为交钥匙和混合方法。说:“我认为这两种模型将共存,大卫•麦肯GlobalFoundries包装研发副总裁。

也有这两种方法的优点和缺点。混合方法,用户可以灵活地处理各种芯片组装和零部件供应商。面临的挑战是集成块和发展良好的一部分收益。有时,目前尚不清楚谁将负责任何问题。

与此同时,在其承包方式,台积电假定整个过程的控制,从而保证的责任和质量最终的芯片。台积电的过程也是昂贵的。令人惊讶的是,流的更昂贵的一个方面是一个简单的一部分—65海里插入器。

事实上,台积电和其他铸造厂是为数不多的小模数2.5 d插入器供应商市场,反过来,使这些组件的价格高。“一般情况下,插入器去25美分每平方毫米。DRAM,你在当地的商店去买不到一个镍每平方毫米。所以插入器,除了一些电线,被卖到五次后发展出的成本时,“Tezzaron的帕蒂说。“但它不会留下来。最终,硅插入器将得到两美分每平方毫米。”

插入器价格预计将下跌随着越来越多的厂商进入市场,分析师表示。Novati,已经开始加大硅插入器。在一个单独的努力,与Inotera ASE合作,共同开发硅插入器。随着时间的推移,Inotera插入器将提供具有成本效益的生产服务,ASE的大米说。

另一个选择是购买有机插入器,它有一些权衡。“我希望有机硅插入器价格的一半,”帕蒂说。“但是有机插入器不提供像硅精细几何。”

和3 d流去
2.5 d、3 d TSV生产流程没有讨价还价。Novati,本身并不考虑高端2.5 d / 3 d铸造供应商。然而TSV流的起价Novati约150000美元。“这只是第一个工程工作。还有一个重复成本如果你超过第一晶片。直径为1.2微米,6-micron钨TSV深处,”帕蒂说。

3 d TSV处理成本将增加设备本身变得更复杂。“当你开始堆积,有相当多的模块流程流中的,“说Steegen, Imec的高级副总裁。“这增加了成本。”

Imec的3 d TSV过程利用铜通过氧化的复合焊料微突起的集成。典型的过程可以实现10μm音高与5μm直径在50μm tsv厚的薄片。

Imec的过程,前面,via-middle TSV处理步骤表示流的最昂贵的部分。这些步骤,通过创建过程有时被称为,代表了在3 d TSV生产成本的42%,根据Imec。这些步骤包括CMP、CVD、腐蚀、蚀刻、电镀等。其中,CMP是迄今为止最昂贵的步骤。“我们正在考虑是否可以避免CMP一步,“Steegan说。“你能甚至避免浆?”

应用Ramaswami说工厂工具制造商解决大多数,如果不是全部,前端成本问题的流。“前端成本下来相当显著,”他说。“如果你看看fab-type流程,流程流在2.5 d / 3 d是80%相似(传统工厂的线)。一旦流是相似的,设备是可用的,然后每个人都知道如何降低成本。”

对于CMP,行业仍在摔跤的高成本的耗材,即浆。“当你看看CMP,它有一个设备和耗材。设备的部分是相同的设备在任何其他CMP的一步。当然,有部分有点不同。你处理TSV-type屏障种子和铜。但总的来说,没有很多事情我们可以做来减少成本,”Ramaswami说。

真正的挑战,根据Ramaswami,驻留在后台或组装步骤2.5 d / 3 d流。“这个行业需要关注的是使一个高效、高产装配过程。如果你看看组装,我不相信你能有一个缓慢的坡道屈服因为你处理完全完成晶片,”他说。

事实上,许多的装配步骤是昂贵的。前面,via-middle TSV处理步骤是最昂贵的,其次是铜柱过程(12%)、晶圆背面(12%),背面钝化(9%)、晶片变薄(9%)、晶圆键合到载体(8%)、晶片切边(8%)和圆片形(1%),根据Imec。

和之前一样,暂时的晶圆键合和脱胶过程仍然是一个瓶颈由于系统的吞吐量。“临时债券/脱胶还成熟,”Ramaswami说。

大多数,如果不是全部,这些制造业的问题得到解决。但是,不要指望雪崩的产品,至少在短期内。“我们预计2.5 d / 3 d将是一个渐进的斜坡,在应用程序中发挥作用在正确的成本点,”他补充道。