布局依赖效应的兴起

作者:Ann Steffora Mutschler
针对当今先进半导体制造工艺节点的设计带来了面积、速度、功率和其他好处，但由于电流通过微小导线的纯物理特性，也带来了新的性能挑战。

布局依赖效应(LDE)在40nm出现，在28和20nm产生更大的影响，为电路设计引入可变性，并显著影响器件性能和特性。因此，在芯片架构师制作架构时，必须在设计的最初阶段考虑这些影响。否则，设计团队可能会在游戏后期发现他们的设计可能不是他们所期望的。

“随着集成水平的提高，芯片架构师可以生活在一个只考虑芯片架构而不考虑布局将会是什么样子的世界里——这是一个越来越难以维持的模式，”超音速首席技术官德鲁·温加德观察到。“随着被集成的事物总量的增长，必须连接在一起的事物数量也在增长。IP块和基于IP的子系统被集成在一起，以及把这些东西放在一起的互连网络，从本质上讲，不能再是平坦的了。它们必须有一组，所以它们以某种方式级联，你可以用级联的交叉条集来做，也可以用路由器来做。在这样做的过程中，系统架构师假设有一组东西附着在这个层次结构的一个级别上，并且它们可能在骰子上靠近，而不是在另一个层次结构上。”

这对芯片架构师的意义在于，他们要考虑他们正在推动设计的技术。

“经常提出的第一个问题就是技术节点他们正在和芯片架构师是否去的平面视图芯片,还是要看3 d-ic之类,他们将堆栈芯片,这样他们就可以得到他们的模拟中,他们可以得到他们的数字,他们可以确保一切都要相互沟通,”史蒂夫·刘易斯指出产品营销总监节奏设计系统。

如果他们要更多的平面路线的原因,他们会感兴趣的layout-dependent效果会与邻近的街区,他们拉在一起他们要土地,芯片本身的外边界,并确保着陆的事情向外边界由LDE不会过度影响,如well-proximity效应和应力的影响,他说。

虽然有大约6种lde，但最可能影响芯片架构的是井距效应和应力效应。

Lewis说:“你需要观察流经靠近边界的各个块体的水流，如果水流以某种方式中断，这意味着各个块体设计者一直坚持的规范可能不再符合规范。”“无论这些区块落在什么地方，你都需要确保当前的流程符合各个区块设计师的预期。芯片架构师需要知道这一点。他还需要知道是否会有压力影响，这可能会导致热点。压力影响与当多个块在一起时有关，这再次取决于你正在研究的节点技术，你可能会开始遇到这些热点，因为晶体管的接近会导致它们相互作用。流经它们的整体电流不像你预期的那样，平衡有点失衡。”

Open-Silicon的设计经理查德•斯帕克曼(Chad Spackman)举了他的团队最近完成的一项设计为例，该设计拥有非常大的内存。没有物理知识的系统架构师可能只是把大内存当作可以在一个周期内访问的东西，这是大内存的标准协议。然而，如果它足够大，内存本身就不能执行。它将没有在系统中可用的访问时间。

Spackman说:“如果你有一个40nm的几何结构，有这么大的内存，它运行在750 MHz，你必须能够在1.3ns内对RAM进行寻地址并获得数据，这不是很多时间。”“因此，内存必须被分割成更小的内存，为了达到允许给定访问时间的大小，找到这个大小是一种迭代的方法。”

除了让内存在不占用整个时钟周期预算的访问时间内响应外，芯片架构师还必须处理数据信号现在必须从平铺的内存中出现的事实，而且由于数组本身的大小，必然会有很长的电线。

他解释说:“在这些深亚微米几何结构中，飞行时间实际上是主要的时间效应，而不是像过去那样是门延迟。”“所以在你真正得到关注信号的逻辑之前，你可能必须注册这些数据垫五到六次，而且你可能也必须在输入地址时这样做。所以突然之间，你在白板上有了这个东西，可以在一个周期内访问，现在可能需要10个周期，但你需要每个时钟上的数据。这是一个领域，如果建筑师有物理知识，那个人会知道我们将不得不管道这个，我们将不得不交织工作。我们可能不知道管道有多深，但这已经足够让设计师继续做剩下的工作，而不是最后说，‘芯片架构师到底在想什么?’”

很多方法
通常，芯片架构师在选择架构的时候，会断言一些关于物理设计，关于布局的事情，现在这就是流程工作的方式。

”,但他们不是真正的在一个位置来定义,那么你会发现在这些设计的级联类型学你真的最终情况一旦发现平面布置图在布局阶段,你发现你的布局可以级联设计难很多像一组横杆或NoC芯片(网络)比就像一个横梁或一辆公共汽车或类似的东西,“超音速”Wingard说。“在一个相对平坦的设计或一辆公共汽车上只有一个横杆，我们知道每个人都会相互交谈，所以我们知道我们会有这种混乱。但至少这是一场可以预见的混乱。级联的问题是，如果你想象你有一组集群连接在一起，然后突然你开始移动集群的端点。所有这些电线最终会以一种非常不可预测的方式相互交叉。”

他提出了一种方法，该方法在网络中包含一种额外的并行形式，称为虚拟通道，它允许性能与网络设计的面向吞吐量和面向效率的性能方面隔离。这允许性能与物理拓扑隔离，因为仲裁电路在每个虚拟通道的基础上工作，因此竞争的流量实际上只与同一虚拟通道中的其他流量竞争。

这也允许芯片架构师，当他们发现平面图时，稍后返回并重新连接网络-物理拓扑，使其与平面图匹配。Wingard说，这保留了设计的仲裁和吞吐量方面，这与传统方法非常不同。“使用传统方法，当你建立一个更深层次的网络时，仲裁电路的行为非常复杂，因为在每一个级联中，行为都会随着你向下工作而变化。因此，如果你将一个块从一个交叉条或路由器移动到另一个，那么你的仲裁行为就会完全改变，最终你会得到一个非常不同的系统结果，你必须返回并重新验证整个系统的性能。这基本上意味着，当你试图调整你的网络以匹配平面图时，你就需要从建筑的角度重新开始。”

在Open-Silicon团队的案例中，Spackman解释说:“我们解决这个问题的方法是在很早的时候，我们会制作一份我们称之为‘基本规则文档’的文件。“该文件中包括一个简单的NAND门或缓冲区的平均门延迟，然后还有电线飞行时间等....这是架构师需要的基石。过去你可能会在一个特定的几何图形上做三到四个设计所以你会对这些延迟有一种天生的感觉。基本规则文档允许你把一个几何图形作为你的经验，而不是依赖于过去的经验。”

对于设计团队和芯片架构师来说，好消息是新的方法和技术已经存在，Cadence、Sonics、Arteris和其他公司正在开发这些新方法和技术，以更自动化的方式从多个角度解决这个问题。