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向3nm节点迈进及超越:技术、挑战和解决方案
通过迈克尔Hargrove- 2021年8月19日-评论:0

finfet的出现似乎还停留在昨天，它是器件尺寸限制的答案，这些限制是由缩小的栅极长度和所需的静电造成的。finfet的引入从22nm节点开始，一直持续到7nm节点。在7nm之外，纳米薄片器件结构将至少用于5nm节点，也可能用于3nm节点。纳米片器件结构是其大脑结构。»阅读更多

GAA晶体管在3/2nm的影响
通过布莱恩•贝利- 2021年8月16日-评论

随着栅极全能(GAA) fet取代3nm及以下的finfet，芯片行业将迎来晶体管结构的另一次变化，这为设计团队带来了一系列需要充分理解和解决的新挑战。GAA fet被认为是finfet的一个进化阶段，但对设计流程和工具的影响仍然预计是重大的。GAA fet将提供…»阅读更多

打破2纳米的障碍
通过马克LaPedus- 2021年2月18日-评论

芯片制造商在最新的工艺节点上继续利用晶体管技术取得进步，但这些结构内部的互连却难以跟上步伐。芯片行业正在研究几种技术来解决互连瓶颈，但其中许多解决方案仍处于研发阶段，可能在一段时间内不会出现——可能要到2nm才能出现。»阅读更多

迈向更先进包装的竞赛
通过马克LaPedus- 2020年7月23日-意见:2

铜混合键合的势头正在积聚，这项技术可能为下一代2.5D和3D封装铺平道路。铸造厂、设备供应商、研发机构和其他机构正在开发铜混合键合，这是一种在高级封装中使用铜-铜互连堆叠和键合模具的工艺。仍在研发，混合粘接包装提供更多…»阅读更多

7nm及以下工艺的良率和可靠性挑战
通过PDF的解决方案- 2020年5月26日-意见:0

布局设计规则已经非常积极地扩展，以实现没有EUV的7nm技术节点。因此，在大批量制造(HVM)中实现可接受的性能和良率已成为一项极具挑战性的任务。系统产量和参数变量已变得相当重要。此外，由于覆盖公差要求和不断减小的工艺窗口，需要进一步改进。»阅读更多

制造3nm及以上的芯片
通过马克·拉佩德斯和埃德·斯珀林- 2020年4月16日-评论:4

一些代工厂开始在研发中增加3nm的新5nm工艺。最大的问题是在那之后会发生什么。2nm及以上节点的工作正在顺利进行，但仍存在许多挑战以及一些不确定性。已经有迹象表明，由于各种技术问题，晶圆代工厂已经将3nm的生产计划推迟了几个月。»阅读更多

战争开始
通过马克LaPedus- 2020年1月23日-意见:6

几家晶圆代工厂正在市场上推广他们的新5nm工艺，但现在客户必须决定是围绕当前的晶体管类型设计下一代芯片，还是转向不同的3nm或更高的晶体管类型。这一决定涉及到将目前的finfet扩展到3nm，或在3nm或2nm上实施一种名为gate-全能fet (GAA fet)的新技术。进化的一步是…»阅读更多

寻找芯片缺陷的挑战越来越大
通过马克LaPedus- 2019年9月19日-评论:5

几家设备制造商正在开发或加强一类新的晶圆检测系统，以解决在先进芯片中发现缺陷的挑战。在每个节点上，芯片的特征尺寸越来越小，而缺陷更难发现。缺陷是芯片中不需要的偏差，它会影响成品率和性能。新的检查系统有望解决这些问题。»阅读更多

制造和测试STT-MRAM的挑战
通过马克LaPedus- 2019年5月7日-评论

几家芯片制造商正在加紧开发被称为STT-MRAM的下一代内存类型，但目前和未来的设备仍然面临着各种各样的制造和测试挑战。STT-MRAM，或称自旋传递扭矩MRAM，很有吸引力，而且越来越受欢迎，因为它在单个设备中结合了几种传统存储器类型的属性。在多年的工作中，STT-MRAM具有…»阅读更多

连接晶片级寄生提取和组网
通过迈克尔Hargrove- 2019年4月18日-评论:0

半导体技术仿真世界通常分为器件级TCAD(技术CAD)和电路级紧凑建模。较大的EDA公司提供高级设计仿真工具，执行LVS(布局与原理图)、DRC(设计规则检查)和许多其他软件解决方案，在最先进的技术节点上促进整个设计过程。在这…»阅读更多

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