将左:早期多为STCO物理分析

经济学的晶体管扩展不再普遍适用的,行业转向创新包装技术支持系统扩展需求,实现降低系统成本。这导致系统技术的出现开(STCO)方法,在其中一个SoC分解成更小的模块(也称为chiplets)可以异步设计的分散的团队,然后组合成一个更大、高度灵活的系统使用chiplet-based包装设计,这可能涉及三维包装。

STCO带来很多好处也是新的挑战。它使团队在并发异步工作方式使用分散的设计团队。每个设计部分可以由不同的团队同时在彼此独立的。这使我们能够选择最优为每个片段的设计过程。

然而,要做到这一点,所有的数据片段必须一起在某种程度上,这一点是在包的计划。这是当我们重新组装分解SoC功能块(chiplets)并检查包装选择。

分区,或崩溃,将会影响我们的能力来构建一个工作包和包的成本。显然很重要,解集是怎样制成的,但它是由团队通常没有下游洞察力或意味着要考虑包装的影响他们的决定。

这是我们正在寻求解决的主要挑战:如何重新设计分数为早期包原型,有足够的信息来驱动multi-physics分析帮助引导分区。这包括评估设计分数之间的连接性。这种分析为我们提供了重要的信息。喂养所获得的知识回硅团队,他们拥有无价的信息来帮助重新考虑分区(如果需要)。

这就是我们所说的左移位的方法,很早就执行分析和结果用于驱动设计决策以及改正减轻验证失败后的风险设计流程。本文讨论如此早期的分析在复杂的高密度先进包装(HDAP)流动使设计师尽早发现潜在的问题,避免导致设计失败和内置构造需要主要的设计工作。

通知分区与早期的分析

是很容易的,如果分区是基于功能块。设计师也可以看框图的设计,使每一块设计部分。不幸的是,它与STCO不是那么简单。

我们需要考虑每个部分的性能和它如何与其他分数在更详细的级别。例如,将3 d堆叠一块导致性能和功率增益或引起热的问题?

我们希望得到更高的性能,更低的电力解决方案。不管我们如何分区,总有多个分区和集成选项:找到合适的STCO是什么。有可能不止一个好的解决方案,所以找出哪一个是最好的,我们构建一个包原型,可以用来分析和利益权衡每个分区选项。

我们逐步构建包原型和细化数据随着时间的推移变得更加精炼(图1)。

图1:早期包原型。

在包原型层面,我们首先能够估计电源完整性和信号完整性,所以初始分区需要尽最大努力成为一个包原型。

包原型正是其名称所暗示的,计划方案的模型,而不是详细的实现。我们知道设计的功能块的大小或chiplets。我们知道他们的信号,通过SystemVerilog系统的描述,我们知道他们彼此连接。用Verilog可视化工具,我们得到一个清晰的概述的电路,因为它显示的图形表示Verilog代码(图2)。

图2:可视化SystemVerilog图形形式。

我们可以通过LEF / DEF——物理死亡信息,能为在这个阶段,但如果我们有,我们可以用它来更详细的原型。

我们现在可以开始通过计算电力和地面碰撞的数量我们需要每个模块和建立一个初步的凹凸贴图。这些数据足以把我们的包原型上台完整性的工具和做一些早期,初步分析,告诉我们如果它看起来好或者有什么困难地区(图3)。

图3:电源完整性仿真原型水平。

我们还将描述信号I / Os和初步运行信号完整性分析各种3 d堆叠配置是否能给我们我们正在寻找的结果,更重要的是,如果不能在这个水平。

从本质上讲,我们正在包装更多的硅成更小的区域通过扩展沿Z轴:体积。很明显,我们融入一个体积小,机会就越大,我们将创建一个热的问题。出于这个原因,早期热估计是信号完整性和电源完整性至关重要。因为我们仍在设计阶段的早期,我们不能做一个详细的模拟任何领域,但是,我们可以与我们所知道的很远。这是因为包原型给我们物理表示和硅设计为我们提供了对权力的估计,我们将这些3 d热模拟器。3 d因为这些包是真正的3 d结构,尽管这是一个早期的估计,简化包装为2 d结构过于简单的值(图4)。

图4:热成型。

我们已经介绍了信号完整性、电源完整性和热,但是因为我们有一个完整的三维装配model-aka数字twin-we可以,当有必要时,早期的分析扩展到机械应力,翘曲,死连接失败,金属裂纹和其他物理效应。关键是我们使用早期IP分区来创建一个包原型,进行有意义的模拟早期,并使用结果来调整分区。

早期的分析不是一个替代更准确的模拟或包和汇编级验证和在各个方面随着系统越来越复杂,最后,3 d,全部装配验证是保证成功的唯一途径。作为早期的规划和创建3 d包组装模型,我们也定义了逻辑连接模型,可用于驱动验证,早期可发生在物理设计(相关-路线)包的组装。这使得执行多个验证运行途中完成——这将有助于早期识别问题可能阻碍或推迟项目如果发现磁带。早期左移位关键字。

我们怎么知道包原型是正确的?我们用Verilog包原型和使用对原来的Verilog仿真比较。

结论

早期系统分区和集成计划可以产生深远影响的物理实现权力的完整性、信号完整性、热性能、包翘曲和机械应力。如果不适当的分区和集成管理,可以使整个产品失败。在分割过程中,是不可能看到的物理分区的选择的后果。这是早期的设计阶段,没有足够的已知细节作出准确的详细的模拟,但有足够的快,近似分析,帮助发现问题。

我们建议一个ASIC流程分区是美联储期待包原型在早期,所以物理效应进行分析。解决方案导出包原型,multi-physics分析的指导下,交回硅团队帮助驱动IP分区和使IC设计团队做出更好的、更明智的决策在一个阶段划分可以改变之前的设计是太远,成本解决问题成为禁止的。换句话说,你可以早做决定。

下面这个左移位哲学今天明天将帮助您的团队实现的创新。

更多STCO这左移位的方法,看到西门子EDA白皮书使用系统技术开(STCO)方法2.5 / 3 d非均匀半导体集成和异构Chiplet设计和集成:将一个新的转折SiP的设计。