与半加性工艺相比，大马士革工艺的电学结果显示出显著的优势。gydF4y2Ba
作者gydF4y2Ba:gydF4y2Ba
Warren W. Flack, Robert Hsieh, Ha-Ai NguyengydF4y2Ba
Ultratech, Veeco的一个部门gydF4y2Ba
美国加利福尼亚州圣何塞赞克路3050号，邮编95134gydF4y2Ba
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约翰·斯拉贝科恩，塞缪尔·苏哈德，安迪·米勒gydF4y2Ba
IMECgydF4y2Ba
比利时鲁汶Kapeldreef 75 B-3001gydF4y2Ba
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Akito Hiro, Romain RidremontgydF4y2Ba
JSR micro nvgydF4y2Ba
Technologielaan 8 B-3001鲁汶，比利时gydF4y2Ba
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摘要gydF4y2Ba
本研究利用光敏永久电介质材料，通过大马士革工艺制备1.0 μ m RDL结构。光敏电介质方法的优点是去除铜覆盖层不影响嵌入铜线的质量。相比之下，对于半加性工艺，Cu种子蚀刻影响RDL线[1]的最终尺寸。RDL的大马士革工艺也将产生一个平坦的晶圆表面，这大大提高了后续层的光刻性能。最后，Cu线在两侧和底部被Ti阻挡层包围，为增强可靠性提供了Cu扩散阻挡层[2,3]。完成的1.0µm RDL大马士革工艺使用测试芯片设计进行评估，其中包括用于在线监测和CD-SEM测量的计量结构，以及梳状和蛇形电气测试结构。与半加性工艺相比，大马士革工艺的电学结果显示出显著的优势。gydF4y2Ba
简介gydF4y2Ba
扇出晶圆级封装由于其外形因素、对增加互连密度的支持以及增强的电气和热封装性能而得到迅速采用。与插入剂和3D封装技术相比，它还具有显著的成本优势。再分配层(RDL)用于将芯片上的高密度连接路由到基板上的低密度连接。RDL也可用于在一个封装中提供多个模具的互连。高密度扇出(HDFO)晶圆级封装需要多层RDL来支持必要的路由。将金属线临界尺寸(CD)降低到1.0 μ m有助于减少再分配能级的数量和降低总包装成本。然而，降低RDL间距需要加强光刻要求，并加强铜(Cu)电镀和蚀刻工艺。先前的工作表明，铜种子层湿蚀后的咬边和特征侵蚀对使用半添加剂通过光刻胶电镀工艺[1]制备的1.0µm RDL结构提出了重大挑战。gydF4y2Ba
一种有前途的制造1.0 μ m RDL结构的技术是利用光敏永久电介质材料的大马士革工艺。标准的线前端(FEOL)大马士革方法包括沉积介电层，应用光刻胶，光刻图案和干蚀刻，在介电介质中创建用于铜电镀的沟槽。为了简化大马士革工艺并降低成本，沟槽是直接在光敏电介质材料中创建的，该材料使用标准光刻胶工艺进行应用和定型。光刻后的材料是固化的紫外线曝光，然后是一系列的硬烘烤步骤。在低温下沉积Ti/Cu种子，然后进行整平镀铜工艺。通过化学机械抛光(CMP)去除铜覆盖层，并进行额外的CMP以去除因固化过程而变圆的电介质顶部。所有加工均在300mm晶圆上进行。gydF4y2Ba
光敏电介质方法为精细图形化提供了优势。与半加蚀工艺(铜种子蚀刻直接影响铜线尺寸)不同的是，铜覆盖层的去除不影响嵌入铜线的质量。大马士革工艺也会产生平坦的晶圆表面。这大大提高了后续层的光刻性能，因为较小的RDL结构尺寸的聚焦深度(DOF)会迅速降低。在1.0µm分辨率下，典型的跨晶圆DOF约为3µm。电镀后留下的Ti种子层还可作为侧面和底部的Cu扩散屏障，以提高可靠性[2,3]。gydF4y2Ba
光刻技术描述gydF4y2Ba
光刻是在Ultratech AP300E高级封装步进机上进行的，该步进机采用Wynne Dyson透镜，支持0.16至0.24可变数值孔径(NA)。[4]这种独特的设计允许使用汞弧灯的宽带照明，本研究中使用的系统能够选择不同的波长:i线、gh线或gi线。最小分辨率为0.8µm, 0.24 NA。在本研究中，暴露为Hg i线，NA调整为0.20，以支持1.0µm的分辨率目标。该工具还配备了一个WEE(晶圆边缘曝光)单元，用于暴露晶圆的边缘，以及一个WEP(晶圆边缘保护)单元，用于保护预定义的晶圆外缘。两种边缘处理技术用于在电镀过程中精确去除晶圆边缘需要电接触的光刻胶，并在电镀步骤中形成保护密封或坝环，防止镀液泄漏。gydF4y2Ba
为了优化曝光工艺，使用了一个小型现场测试标线，以方便在一系列cd上测试线/空间和接触模式。线和触点的布置支持横截面分析。划线场的图案排列如图1所示。gydF4y2Ba
图1:gydF4y2Ba十字线UT678B测试图案包含各种线/空间和方形通过图案设计的SEM横截面工作。gydF4y2Ba
本研究使用的光敏电介质材料由JSR公司生产。该介电材料具有酚醛树脂主要聚合物和交联剂，为集成过程提供耐化学性。它是一种化学放大的负色调材料，需要曝光后烘烤(PEB)。开发兼容2.38% TMAH开发器。显影后，材料进行紫外光固化，然后在低于玻璃化转变温度(T)的温度下进行后曝光烘烤(PFB)gydF4y2BaggydF4y2Ba)，温度高于200°C。介质材料的热膨胀系数(CTE)小于60ppm。通过优化软烤、曝光剂量、PEB、UV固化、PFB等工艺，可在固化后获得光滑的侧壁。该材料具有曝光后延迟(PED)的敏感性，这影响图案轮廓的质量。较长的PED诱导较差的轮廓，这是由于暴露产生的酸的失活。gydF4y2Ba
光敏电介质在300毫米硅晶圆上自旋镀膜至3.0微米厚度。使用Suss RC13手动涂布机进行涂布。光刻工艺步骤如表1所示。gydF4y2Ba
表1:gydF4y2Ba3 μ m厚JSR光敏介电材料的光敏介电工艺条件。gydF4y2Ba
使用UT678B十字线和硅晶片进行聚焦/曝光矩阵(FEM)来确定名义曝光剂量和聚焦。在FEM晶片布局中，焦点偏移量(µm)沿x轴变化，而曝光剂量(mJ/cmgydF4y2Ba2gydF4y2Ba)沿y轴变化，如图2所示。这允许在单个晶圆上评估广泛的光刻条件。步进器的曝光剂量和焦点偏移优化为1.0 μ m线/空间，使用i线照明和镜头NA为0.20。对硅片进行扫描电镜截面分析，并使用日立S-7840 CD扫描电镜确定硅片的最佳剂量和聚焦条件。gydF4y2Ba
图2:gydF4y2Ba用于FEM的晶圆布局。一个13列17行的字段数组曝光，在水平轴上焦点变化，在垂直轴上曝光变化。gydF4y2Ba
自上而下和截面扫描电镜图像用于表征光敏介质过程，并确定Si的最佳曝光和聚焦条件。来自Si上FEM晶片的扫描电镜数据如图3所示。自上而下的SEM图像显示，在1.0µm的空间中有一些残留物，这些残留物是可以接受的，将在接下来的脱毛过程中去除。gydF4y2Ba
图3:gydF4y2Ba通过曝光剂量，i线曝光，0.20 NA，在3 μ m厚JSR光敏介质上，1 μ m线/空间的自上而下SEM图像。gydF4y2Ba
在120 mJ/cm的对焦设置范围内拍摄3.0µm厚JSR光敏介质中1.0µm线/空间的自上而下SEM图像gydF4y2Ba2gydF4y2Bai线暴露剂量如图4所示。gydF4y2Ba
图4:gydF4y2Ba通过聚焦，i线曝光，0.20 NA，在3µm厚JSR光敏介质上1.0µm线/空间的自上而下SEM图像。gydF4y2Ba
调查大马士革的进程gydF4y2Ba，gydF4y2Ba曝光条件是优化的SiN沉积在Si衬底上，以形成弯曲梳状测试结构，一个长电阻线弯曲在手指之间。晶圆布局如图5所示。晶圆边缘保护(WEP)用于清除电镀过程中电接触的边缘。gydF4y2Ba
图5:gydF4y2Ba300mm晶圆布局，晶圆边缘保护用于清除电接触边缘。gydF4y2Ba
如图6(b)和(a)所示，在感光介质显影后，1.0 μ m弯曲梳结构的SEM图像和在Si衬底上的SiN上的1.0 μ m线/空间的SEM截面。1.0 μ m空间是由一些残留物分解的，这些残留物将被脱毛去除。沉积在Si上的200nm SiN的名义照射剂量为180 mJ/cmgydF4y2Ba2gydF4y2Ba．gydF4y2Ba
图6 (a):gydF4y2Ba在3µm厚的JSR光敏介质中，在SiN上1.0µm线/空间的SEM截面图像，i线曝光，0.20 NA。gydF4y2Ba
图6 (b):gydF4y2Ba在3µm厚的JSR光敏介质上，在SiN上，i线曝光，0.20 NA, 1.0µm弯曲梳的显影后SEM自上而下视图。gydF4y2Ba
显影后，使用表2总结的条件对光敏介质进行紫外光固化和烘烤。为了获得最好的图案轮廓效果，在UV固化和烘烤之间不应该有时间延迟。gydF4y2Ba
表2:gydF4y2BaUV固化和烘烤条件后期开发。为了获得最好的图案轮廓效果，在紫外线曝光和烘烤之间不应该有延迟。gydF4y2Ba
试验批次制造gydF4y2Ba
一个包含测试结构的十字线用于研究1.0µm大马士革图案，用于在300mm晶圆上创建电测试图案。为了获得可靠的电测量，首先在晶圆上沉积氮化硅钝化层。damascene工艺流程如图7所示。gydF4y2Ba
使用前一节中描述的处理条件对光敏聚合物进行模式化。显影完成后，晶圆在AP300E上使用大型开放场标线进行洪水紫外线曝光，然后立即进行洪水曝光后烘烤(PFB)。曝光，PEB，显影，uv固化和PFB都没有延迟。在这一阶段，聚合物是半固化的，最终固化到200°C在垂直炉中进行。gydF4y2Ba
对于电镀，在低温下沉积种子层以避免聚合物起皱。聚合物首先在120℃原位脱气，然后在室温下沉积30nm Ti和150nm Cu种子层。然后在沟槽中填充电镀铜。gydF4y2Ba
采用四步CMP工艺去除电镀后的铜覆盖层:gydF4y2Ba
所有四个工艺步骤都使用专用的泥浆和衬垫。gydF4y2Ba
图7:gydF4y2Ba大马士革工艺流程的制作步骤。所得到的弯梳结构进行了电短路和电阻测试。gydF4y2Ba
由此产生的RDL特征的性能通过电气测试进行评估。主要的电气测试结构是一个弯曲梳，它是一条长电阻线，蜿蜒在两条不连接到电阻的线之间。在泄漏电流模式下，当两个泄漏测试手指连接到地面时，电压施加到电阻线的一端，电阻线和手指之间的任何泄漏都将导致测量电流。在电阻模式下，电压施加在电阻上，产生的电流提供了电阻线的厚度和有效宽度的指示。图8用绿色表示待测电阻，蓝色表示漏电流测试的手指结构。gydF4y2Ba
所有电阻结构的设计都具有恒定的长宽比(CD) 2100，以方便不同结构尺寸之间的性能直接比较。电阻可以表示为2100个正方形，每个正方形都有一个电阻，只取决于厚度和特定电阻，而不考虑尺寸。此外，我们还包括了这些弯曲梳的多个实例，偏差为- 100nm, 0nm， +100nm和+200nm。偏置是指光敏介质聚合物中的空间宽度，它成为铜线的线宽。gydF4y2Ba
图8:gydF4y2Ba曲梳结构，用于电气测试。被测电阻为绿色，漏电流测试手指结构为蓝色。gydF4y2Ba
结果与讨论gydF4y2Ba
完全固化后，1.0mm无偏压弯梳被很好地定义。±100nm偏压图案缺陷的增加表明需要严格的CD控制，如图9所示。对于零偏差情况，可以观察到一些顶部损失和舍入。-100nm偏压情况下有残留物，+100nm偏压情况下显示模式崩溃。由于固化温度预算高于金属化温度预算，聚合物的外形不受Cu种子沉积和镀铜的影响。gydF4y2Ba
图9:gydF4y2Ba光敏介质中1 μ m线间距曲梳在完全固化后的图形保真度随偏置的变化显示出对CD变化的敏感性。gydF4y2Ba
体CMP和粘附层CMP有效地使表面变平，为孤立的1.0mm线条提供适当的清晰度。然而，由于聚合物的顶部损失和四舍五入，密集线条的空间和大特征之间的小空间仍然很短。此外，聚合物中似乎也有一些Cu涂抹，如图10所示。为了对所有特征进行隔离，添加了额外的CMP和非选择性浆料，以去除舍入和铜涂抹残留物。gydF4y2Ba
图10:gydF4y2BaCu和阻挡CMP后的介质和Cu剖面。进一步的CMP需要去除四舍五入和Cu涂抹。将实际图像与图7中所示的CMP过程步骤4(a)进行比较。gydF4y2Ba
在CMP完成后的最终轮廓中，四舍五入和Cu涂抹已被去除。全CMP工艺降低了聚合物和铜的厚度。在完全固化后，1.0mm线为2.2µm高，在完全CMP后，Cu为1.6µm高，如图11所示。gydF4y2Ba
图11:gydF4y2Ba在完成完整的CMP过程后，聚焦离子束切割1.0µm和1.6µm Cu线。gydF4y2Ba
一个观察结果是，曲梳结构的模式保真度受特征大小的影响，如图12所示。线段和间距为1.6 μ m的弯曲梳在弯曲处、线端或t结点处线宽有微小变化。然而，具有1.0 μ m线和空间的弯曲梳具有相当大的图案变形。蓝色插图表示设计的模式。这表明，对于光敏聚合物与步进器的组合，我们已接近分辨率极限;为了改进图案定义，减少变形，可能需要OPC。gydF4y2Ba
图12:gydF4y2Ba顶部图像为1.6 μ m线/间距的曲梳，底部图像为1.0 μ m线/间距的曲梳全CMP处理后的测试结构。蓝色插图代表设计(理想)图案。gydF4y2Ba
在整个晶圆的41个位置测量了1.0µm大马士革线的CD，并总结在图13中。八张扫描电镜照片显示晶圆上的线条清晰，没有可见的边缘粗糙度。CD平均为1012nm, 3σ为105nm。这表明，对于大马士革工艺而言，晶圆上的CD均匀性非常好。gydF4y2Ba
图13:gydF4y2Ba在晶圆41个点测量的1.0µm大马士革线CD平均为1012nm, 3σ为105nm。gydF4y2Ba
漏电模式下的电测试，1.0mm线/空间的良率为100%，1.6µm线/空间的良率为90%。较大的1.6 μ m线/空间特征的较低成品率归因于电气测试前的意外FIB切割。对于1.6µm结构，所有偏压产生良好的产率，并且偏压产生预期的平均电阻的小变化。然而，对于1.0µm结构，只有0nm偏压才能产生合适的聚合物剖面，产量为100%，电阻为22W±3 (3s)。电气测试数据汇总如图14所示。gydF4y2Ba
图14:gydF4y2Ba漏电模式下的电测试，1.0µm线/空间的产率为100%，1.6µm线/空间的产率为90%。较大的1.6µm结构的较低成品率归因于电气测试前意外的FIB切割。gydF4y2Ba
结论gydF4y2Ba
一微米的RDL结构是使用大马士革工艺创建的，该工艺使用光敏永久电介质材料。这种方法避免了在传统的半加性RDL工艺中使用的铜种子蚀刻，这将显著影响较小特征尺寸的最终铜线尺寸。大马士革工艺还提供了其他优点，例如产生一个平面化的最终结构，这将提高后续层的光刻性能，并且在Cu线周围使用Ti扩散屏障以提高可靠性。大马士革工艺主要依赖于电介质材料的图案来确定最终的特征尺寸。镀铜后去除覆层的CMP工艺也很重要，但不影响铜线的质量。SEM图像显示了介质材料的模式和CMP后产生的RDL横截面。在晶圆片上测量良好的CD均匀性。通过对弯梳测试结构的电学测试，验证了一微米RDL结构的性能，优化后的1.0微米工艺证明了良好的电学产率。gydF4y2Ba
致谢gydF4y2Ba
我们要感谢IMEC的Nancy Heylen, Lieve Teugels, Bart de Wachter在晶圆处理和数据收集方面的帮助。gydF4y2Ba
参考文献gydF4y2Ba
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